CMOS

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Circuito invertitore a tecnologia CMOS

Il CMOS, acronimo di complementary metal-oxide semiconductor, è un tipo di tecnologia utilizzata in elettronica per la progettazione di circuiti integrati, alla cui base sta l'uso dell'invertitore a transistor MOSFET. Si tratta di una struttura circuitale costituita dalla serie di una rete di "Pull-Up" ed una di "Pull-Down": la prima s'incarica di replicare correttamente il livello logico alto LL1 mentre alla seconda è destinata la gestione del livello logico basso LL0. La rete di Pull-Up è costituita di soli P-MOS, ovvero transistor metallo-ossido-semiconduttore (MOSFET) a effetto di campo che si "accendono" solo se la tensione presente al loro gate (misurata rispetto al loro source) è minore della loro tensione di soglia, che per questi particolari componenti equivale a metà tensione di alimentazione. Inversamente la rete di Pull-Down è costituita di soli N-MOS, ovvero MOSFET che si accendono solo se la tensione presente al loro gate (misurata rispetto al loro source) è maggiore della loro tensione di soglia. Il circuito CMOS venne inventato da Frank Wanlass nel 1967.

Per comprendere come sia strutturata la tecnologia CMOS può risultare utile osservare una porta logica NOT realizzata con tecnologia CMOS. Si può notare come, nell'eventualità che il segnale d'ingresso sia a LL1, sia il solo N-MOS ad attivarsi portando l'uscita a LL0. Inversamente, con l'ingresso a LL0, è il solo P-MOS ad attivarsi portando l'uscita a LL1. Particolarità di questa porta logica è di avere lo swing logico pieno, cioè pari alla massima tensione applicata, Vcc; inoltre né la rete di pull-up né la rete di pull-down soffre di effetto body. La componentistica realizzata in questa tecnologia è caratterizzata da un consumo di corrente estremamente basso.

Caratteristiche[modifica | modifica sorgente]

Sezione trasversale di due transistor in una porta CMOS
Processo semplificato di microfabbricazione. NB: i contatti di gate, source e drain non sono realmente sullo stesso piano, e il diagramma non è n scala.

Uno dei principali vantaggi della logica CMOS è di avere una potenza statica dissipata idealmente nulla: questa caratteristica è dovuta alla complementarità del pull-down (n-Mos) e del pull-up (p-Mos); ossia, quando è acceso il pull-up, è spento il pull-down, e viceversa. In realtà ci sono piccole correnti di perdita (per caricare/scaricare le capacità parassite, la corrente di cortocircuito durante la commutazione di stato, per perdite alle giunzioni e per le correnti di sottosoglia), trascurabili se il numero dei MOS è relativamente piccolo, ma che può diventare particolarmente sentito, in particolare le correnti di sottosoglia sono responsabili di circa la metà della dissipazione di potenza nelle attuali realizzazioni VLSI.

Elementi base[modifica | modifica sorgente]

Dimensionando opportunamente i due MOS (simmetrici dal punto di vista funzionale) è possibile avere una curva caratteristica simmetrica, soluzione ottima per avere il margine di immunità ai disturbi (Noise Margin) il più elevato possibile. Il tratto di caratteristica ad alto guadagno è indipendente dal rapporto tra i fattori di forma dei due Mos (ratioless).

Gli elementi base per costruire qualsiasi circuito digitale sono:

  • NAND: realizzato con pull-up costituito da due p-Mos in parallelo e pull-down da due n-Mos in serie
  • NOR: realizzato con pull-up costituito da due p-Mos in serie e pull-down da due n-Mos in parallelo

Ogni funzione logica binaria può essere espressa in termini di questi due operatori.

FSI e BSI[1][modifica | modifica sorgente]

Originariamente i CMOS hanno una struttura del tipo FSI (front side illumination), dove lo strato di silicio (fotosensori) è posto in fondo, mentre con la disposizione BSI (backside illumination) dato che lo strato di silicio è posto sopra gli strati metallici (servono al fotodiodo per convertire i fotoni della luce in elettroni, quindi in segnali elettrici), il che permette una maggiore sensibilità alla luce e per via della disposizione anche una maggiore fedeltà al colore (minori contaminazioni dei pixel adiacenti) e possibilità di adoperare ottiche più compatte.

Potenza dinamica dissipata da un CMOS[modifica | modifica sorgente]

Si possono identificare due tipi di dissipazioni di potenza dinamica:

  • Potenza di cortocircuito
  • Potenza associata alla carica/scarica del condensatore
\langle P \rangle = \frac {1}{T} \int P(t)\operatorname dt

Potenza di cortocircuito[modifica | modifica sorgente]

Trascuriamo la capacità parassita C_l e consideriamo un segnale di ingresso che comprenda un fronte di salita e uno di discesa, tenendo presente il ritardo di propagazione (t_r e t_f sono non nulli). Dall'istante t_a a t_c e da t_d a t_f la corrente non è nulla in quanto sia il PU che il PD sono accesi. Quindi la potenza avrà un valore non nullo in quei punti; ricordiamo che la potenza dinamica è:

Grafico della V_i e I_d rispetto al tempo della logica CMOS
P_d = V_{dd} * I_d \

Quindi calcoliamo la potenza attiva:

\langle P_d \rangle = \frac {1}{T} \left [ \int_{t_a}^{t_b} P_d \operatorname dt + \int_{t_b}^{t_c} P_d \operatorname dt + \int_{t_d}^{t_e} P_d \operatorname dt + \int_{t_e}^{t_f} P_d \operatorname dt \right ] =
= \frac {V_{dd}}{T} \left [ \int_{t_a}^{t_b} I_{dn,sat}(t) \operatorname dt + \int_{t_b}^{t_c} I_{dp,sat}(t) \operatorname dt + \int_{t_d}^{t_e} I_{dp,sat}(t) \operatorname dt + \int_{t_e}^{t_f} I_{dn,sat}(t) \operatorname dt \right ]

Facendo l'ipotesi di MOS complementari

\beta_n = \beta_p \
V_{tn} = |V_{tp}| = V_t \

Allora

I_{dn,sat} = I_{dp,sat} \

Si viene ad avere

\langle P_d \rangle= \frac {4 V_{dd}}{T} \left [ \int_{t_a}^{t_b} \frac {\beta_n}{2} (V_{gsn}(t) - V_{tn})^2 \operatorname dt \right ]

Possiamo conoscere gli estremi di integrazione tramite l'equazione

t : t_r = V_i(t) : V_{dd} \
t = t_r * \frac {V_i(t)}{V_{dd}} \
V_i(t) = V_{gsn}(t) \

Sostituendo e risolvendo si ha:

\langle P_d \rangle = \beta * t_r * \frac {V_{dd}^3}{12 T} \left [ 1 - \frac {2V_{tn}}{V_{dd}} \right ]
Grafico della V_o e I_d rispetto a V_i della logica CMOS

Facendo l'ipotesi V_{dd}>>V_{tn}

\langle P_d \rangle = \beta * t_r * \frac {V_{dd}^3}{12T}

Nota: Dipende:

  • linearmente dalla durata del fronte di salita (o di discesa)
  • dal cubo della tensione di alimentazione
  • inversamente dal Periodo (cioè, aumentando la frequenza di lavoro, aumenta la potenza dissipata)

Potenza associata alla carica/scarica del condensatore[modifica | modifica sorgente]

Questa volta poniamo t_r e t_f nulli in modo che la P_{cc} = 0 e consideriamo il condensatore parassita. Adesso la potenza dissipata sarà quella utilizzata dai MOS per caricare e scaricare il condensatore.

Possiamo identificare 3 parametri:

P_c = potenza dissipata dal condensatore (in un periodo si sarà caricato e scaricato, quindi avrà assorbito e ceduto la stessa potenza; questo porta ad avere una potenza media dissipata nulla
P_n = I_{dn}(t) * V_{dsn}(t) - Potenza dissipata dal N-MOS per scaricare il condensatore
P_p = I_{dp}(t) * V_{sdn}(t) - Potenza dissipata dal P-MOS per caricare il condensatore

Quindi la potenza media dinamica è

\langle P_d \rangle = P_n + P_p + P_c = P_n + P_p \

Voci correlate[modifica | modifica sorgente]

Altri progetti[modifica | modifica sorgente]

Note[modifica | modifica sorgente]

  1. ^ Arriva un nuovo tipo di sensore CMOS