Latch

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In elettronica digitale, il latch è un circuito elettronico bistabile, caratterizzato quindi da almeno due stati stabili, in grado di memorizzare un bit di informazione nei sistemi a logica sequenziale asincrona. Il latch modifica lo stato logico dell'uscita al variare del segnale di ingresso, mentre il flip-flop, basato sulla struttura del latch, cambia lo stato logico dell'uscita solamente quando il segnale di clock è nel semiperiodo attivo.[1]
Il latch costituisce l'elemento base di tutti i circuiti sequenziali ma trova anche delle applicazioni come elemento singolo, ad esempio per eliminare i rimbalzi dei componenti elettromeccanici come pulsanti, interruttori e commutatori.

Spesso i latch sono usati in gruppi, alcuni dei quali hanno nomi speciali come il quad latch (gruppo di quattro) e l'octal latch (gruppo di otto). Molti tipi di display a 7 segmenti o alfanumerici contenenti il circuito di decodifica, dispongono di un pin collegato a questo circuito, il quale permette tramite il cambio del livello logico, di "stoppare" il valore in quel momento visualizzato.

Latch SR[modifica | modifica sorgente]

Latch SR attivo basso realizzato con porte NAND
Latch SR attivo alto realizzato con porte NOR

Il latch più semplice (che permette di forzare uno stato dall'esterno) è il latch SR, dove S ed R stanno per Set (imposta) e Reset (reimposta). Questo tipo di latch è composto da due porte NAND (Not AND) o da due porte NOR (Not OR) con collegamenti incrociati, ottenendo rispettivamente la versione attiva bassa e la versione attiva alta, Il bit immagazzinato è portato all'uscita Q e il suo complemento all'uscita \bar Q.

Nella versione attiva bassa, normalmente in modalità di immagazzinamento, gli input \bar S e \bar R vengono tenuti a livello logico alto così che il feedback mantenga gli output Q e \bar Q in uno stato costante.

Quando viene abbassato il livello logico sull'input \bar S (set) l'output Q passa ad alto e resta alto anche quando \bar S torna alto. Al contrario, quando \bar R (reset) viene abbassato, l'output Q diventa basso e resta basso anche quando \bar R torna alto.

Se entrambi \bar S e \bar R vengono abbassati in concomitanza, l'output del latch è indeterminato, quindi questa condizione deve essere evitata.

In maniera duale, nella versione attiva alta, lo stato di memoria si ottiene quando entrambi gli ingressi sono bassi. La funzione di reset avviene quando è alto l'ingresso R e la funzione set quando è alto l'ingresso S. La condizione da evitare perché lo stato dell'uscita resta indeterminato è quella dei due ingressi entrambi alti.

Tabella della verità del Latch SR attivo basso:

\bar S  \bar R | Funzione
 ------+-----------
 0   0 | Non è ammesso  
 0   1 | Set: Q = 1 , !Q = 0
 1   0 | Reset: Q=0 , !Q = 1
 1   1 | Latch (Memorizzazione) 

Tabella della verità del Latch SR attivo alto:

S  R | Funzione
 ------+-----------
 0   0 | Latch (Memorizzazione)  
 0   1 | Reset: Q = 0 , !Q = 1
 1   0 | Set: Q = 1 , !Q = 0
 1   1 | Non è ammesso 

Latch D[modifica | modifica sorgente]

Il Latch di tipo D (delay/DL) è un circuito nel quale viene eliminata la condizione di indeterminazione tipica del latch SR. Per fare questo l'ingresso S viene portato all'esterno sotto il nome di D, mentre l'ingresso R non è accessibile all'esterno e riceve il segnale di S negato.

Questa soluzione elimina la possibilità che i due ingressi S ed R assumano valori uguali.

Nel latch D è presente, inoltre, un ingresso E (enable) che ha la funzione di abilitazione. Se l'ingresso E viene mantenuto a livello basso l'uscita conserva il proprio stato indipendentemente dal valore assunto dall'ingresso D in quell'istante. Se E viene portato a 1 l'uscita assume il valore che in quell'istante è presente sull'ingresso D. Allorché E torna a 0 l'uscita mantiene lo stato assunto e la situazione di memoria si mantiene fino a che E torna ad 1 con un valore di D diverso dal precedente.

Tabella della verità del latch D

E   D | Q   \bar Q 
------+-----------
1   0 | 0   1  
1   1 | 1   0
0   - | Q   \bar Q


La caratteristica di mantenimento dell'uscita da parte del latch D lo rende adatto all'impiego come interfaccia-memoria nel comando di tastiere o visualizzatori. Un limite al campo di applicazione di questo componente è dato dal fatto che esso è trasparente, in quanto lo stato dell'ingresso si porta all'uscita nell'istante (e per tutto il tempo in cui) l'ingresso E vale 1. Questo può essere causa di comportamenti indesiderati nel caso il componente fosse montato in contesti in cui l'uscita è riportata negata in ingresso. In questo caso essa comincerebbe a oscillare e, non appena E torna a 0, si verrebbe a marcare un valore del tutto casuale. Per questo motivo sono state create delle varianti non trasparenti note in letteratura come flip-flop D-Edge-Triggered (o semplicemente flip-flop) basate sull'idea di eseguire il campionamento e la marcatura in intervalli temporali ben distinti.

Note[modifica | modifica sorgente]

  1. ^ Paolo Spirito, Elettronica digitale, Milano, McGraw-Hill Libri Italia sr., 2006, ISBN 9788838663239.

Bibliografia[modifica | modifica sorgente]