Comparatore di fase e frequenza

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In elettronica un Phase-Frequency Detector (PFD), in italiano comparatore di fase e frequenza, è un componente in grado di misurare la differenza di fase tra due segnali in ingresso. In particolare, a differenza di altri tipi di phase detector, restituisce un segnale proporzionale alla differenza di fase sia in modulo che in segno.

Il comparatore di fase e frequenza è in sostanza una macchina a stati finiti che permette di determinare quale dei due segnali in ingresso ha un attraversamento dello zero prima oppure più frequentemente.

Funzionamento[modifica | modifica sorgente]

Diagramma degli stati di un PFD.
Implementazione di un PFD, collegato all'ingresso di una pompa di carica.

Il comparatore di fase e frequenza (PFD, phase frequency detector) è una macchina a stati finiti a due uscite che permette di determinare quale dei due segnali in ingresso ha un attraversamento dello zero prima oppure più frequentemente[1][2].

Il PFD non è sensibile al livello, ma appunto ai fronti del segnale (ad esempio, fronti in salita). Supponiamo tanto per fissare le idee che il PFD si trovi nello stato di RESET, in cui entrambe le uscite sono nulle: non appena occorre un fronte del primo segnale (nel caso considerato, il riferimento di frequenza della PLL), l'uscita UP viene posta a 1 mentre l'uscita DOWN rimane a zero (stato A). Il circuito rimarrà in questo stato fino a che non arriverà un fronte del secondo segnale (cioè l'uscita retroazionata della PLL) che riporterà il circuito nello stato di RESET. Dualmente, se il primo fronte ad arrivare è quello del secondo segnale, sarà l'uscita DOWN ad andare a 1 mentre UP resterà a zero (stato B): il PFD manterrà questo stato fino all'arrivo di un fronte del primo segnale. Nella figura sottostante si vede il diagramma a stati del sistema, dove con U1 e U2 non si intende il livello dei segnali ma un loro fronte positivo.

Nel caso semplice di due segnali in ritardo di fase e alla stessa frequenza, quello che si osserverà è semplicemente l'alternarsi periodico di due stati: lo stato A (o B) e quello di RESET. Se i segnali sono anche in fase, si osserverà unicamente uno dei due stati A o B, ossia quello immediatamente antecedente al raggiungimento di tale situazione. Più complicata è la situazione in cui i segnali non hanno la stessa frequenza.

Una possibile implementazione del circuito con due flip-flop D la si può vedere nello schematico a destra.

Note[modifica | modifica sorgente]

  1. ^ Si veda Razavi, op. cit., pag. 258-261
  2. ^ Si veda Best, op. cit., pag. 20-28

Bibliografia[modifica | modifica sorgente]

  • (EN) Behzad Razavi, RF Microelectronics, Upper Saddle River, NJ, Prentice Hall, 1998. ISBN 0-138-87571-5.
  • (EN) Roland E. Best, Phase-locked loops: design, simulation, and applications, New York, McGraw-Hill, 2007. ISBN 0-071-49375-1.

Voci correlate[modifica | modifica sorgente]

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