Phase-locked loop

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In elettronica il phase-locked loop, comunemente noto con la sigla PLL, è un circuito elettrico ampiamente utilizzato nell'elettronica per le telecomunicazioni. Esso permette di creare un segnale la cui fase ha una relazione fissa con quella di un segnale di riferimento. Il PLL è inoltre un classico esempio di applicazione all'elettronica del controllo in retroazione. A causa dell'uso comune della sigla, in letteratura non esiste una traduzione italiana univoca del termine: è difatti possibile trovare le forme "anello ad aggancio di fase", "circuito ad aggancio di fase" oppure "maglia ad aggancio di fase".

Finalità[modifica | modifica sorgente]

Tale tipo di circuito si usa per diversi scopi quali:

Schema di base[modifica | modifica sorgente]

Schema a blocchi generale di un PLL.

Un PLL tipico è composto generalmente da quattro moduli (visibili in figura):

Quest'ultimo modulo è presente solo quando si usa il PLL come moltiplicatore di frequenza, cioè quando si vuole ottenere un segnale a una frequenza multipla di quella di un segnale di riferimento. f_{in} rappresenta la frequenza del segnale di ingresso, f_{out} la frequenza del segnale di uscita e V_{demod} la tensione in ingresso al VCO, che nel caso di utilizzo del PLL come demodulatore è l'uscita che viene effettivamente considerata.

Analogia[modifica | modifica sorgente]

È possibile paragonare il funzionamento del PLL all'accordatura di uno strumento musicale a corda usando un diapason, che produce una frequenza di riferimento. La tensione della corda viene regolata fino a che non si sentono più battimenti: ciò infatti significa che la corda e il diapason vibrano alla medesima frequenza.

Nel caso del PLL, ciò si ottiene aggiustando la tensione elettrica in ingresso al VCO, che controlla la frequenza generata in uscita, fino a quando quest'ultima coincide con la frequenza del segnale d'ingresso.

Storia[modifica | modifica sorgente]

I primi televisori prodotti dagli anni trenta fino agli anni cinquanta diedero un grande impulso alla ricerca sui PLL.

Le prime ricerche nel campo dei PLL risalgono al 1932[1][2]. In quegli anni, un gruppo di ricercatori britannici cercava di sviluppare un'alternativa al ricevitore supereterodina di Edwin Howard Armstrong, con l'intento di ottenere un sistema che avesse bisogno di meno circuiti di sintonia. Nacque così il ricevitore omodina o a conversione diretta, molto più semplice del supereterodina, in quanto composto solo da un oscillatore, un miscelatore o mixer e un amplificatore. Il segnale dell'oscillatore locale viene sintonizzato direttamente con la frequenza che si desidera ricevere e moltiplicato con il segnale d'ingresso tramite il mixer. In questa maniera il segnale risultante include direttamente l'informazione modulata originale. Il problema principale di tali ricevitori è il controllo preciso della frequenza dell'oscillatore locale, necessario per sintonizzare adeguatamente il segnale modulato. Si pensò quindi di applicare all'oscillatore un segnale automatico di correzione, in maniera da mantenerlo alla fase e frequenza desiderata. Tale tecnica, già conosciuta per i servocontrolli, fu descritta in un articolo del 1932 dallo scienziato francese Henri de Bellescize, nel giornale L'Onde Électrique[3].

Inizialmente il sistema omodina non ebbe molta fortuna, poiché il costo necessario per la creazione di un PLL con questa tecnica non giustificava i vantaggi che essa portava. Per il buon funzionamento del ricevitore è necessaria infatti una grandissima linearità e una certa insensibilità agli offset di corrente continua, due caratteristiche che in quel periodo non erano ancora ottenibili.

Una prima diffusione su vasta scala dei PLL la si ebbe nei ricevitori analogici per la televisione, dove un circuito con funzionalità simili fu usato per oltre tre decenni[2]. Nei sistemi che utilizzano il segnale televisivo standard il controllo degli sweep (deflessioni) orizzontali e verticali è realizzato tramite due generatori a dente di sega. Assieme a tali segnali sono trasmessi anche degli impulsi di temporizzazione che ne permettono la sincronizzazione, che inizialmente veniva effettuata mediante una tecnica di injection locking, funzionante però solo in assenza di forte rumore. Dalla fine degli anni trenta, utilizzando l'equivalente di un PLL, gli impulsi di temporizzazione vengono agganciati in maniera molto più efficiente anche in presenza di rumore di fondo[4].

Interno di una chiave USB. Il numero 5 contrassegna un oscillatore al quarzo termocompensato che tramite un PLL produce il segnale di clock.

Un'ulteriore importante applicazione dei PLL si sviluppò con l'introduzione della televisione a colori negli Stati Uniti tra la fine degli anni quaranta e l'inizio degli anni cinquanta[2]. La Federal Communications Commission decretò infatti che il nuovo segnale televisivo dovesse mantenere la compatibilità con i vecchi sistemi in bianco e nero, non allocando quindi una nuova banda per permettere la trasmissione dell'informazione cromatica a parte. Fu quindi necessario trasmettere tale informazione all'interno della banda del segnale già esistente, tramite una sottoportante a circa 3.58 MHz. L'informazione cromatica è però di tipo vettoriale, in quanto l'ampiezza del segnale rappresenta la saturazione mentre la tonalità viene ricavata dalla differenza di fase del segnale rispetto alla sottoportante a 3.58 MHz. Ciò rende necessaria la presenza di un circuito che consenta una perfetta sincronizzazione con la fase di un segnale di riferimento, applicazione tipica per un PLL.

Un'applicazione dei PLL simile alla precedente è necessaria anche per la trasmissione radiofonica in stereofonia a modulazione di frequenza[2]. Anche in questo caso ci fu l'esigenza di garantire la compatibilità con il sistema precedente, cioè quello monofonico. L'informazione stereofonica, cioè la differenza tra il canale sinistro e quello destro, viene quindi codificata con una sottoportante alla frequenza di 38 kHz, modulata con la tecnica DSB-SC. In questa maniera il ricevitore, generando una copia della sottoportante, può ottenere i canali destro e sinistro semplicemente sommando e sottraendo il segnale monofonico (che è la somma dei due canali) al segnale differenza. La ricostruzione del segnale differenza risulta molto semplificata se per la demodulazione viene usato un PLL.

La grande popolarità di questo circuito però nacque con lo sviluppo delle tecnologie integrate, che permettono di realizzare a bassi costi su un unico circuito integrato un intero PLL.[5]. Dal 1969, quando la Signetics introdusse una linea di circuiti integrati monolitici che contenevano un PLL completo sul chip[6], gli impieghi applicativi si sono moltiplicati. Pochi anni più tardi la RCA introdusse il CD4046 CMOS Micropower Phase-Locked Loop, che divenne un popolarissimo circuito integrato[7]. Molte delle tecnologie all'avanguardia degli ultimi anni, tra le quali la telefonia cellulare, le comunicazioni wireless, il GPS e la televisione satellitare e sul digitale terrestre non sarebbero possibili senza l'utilizzo intensivo dei PLL.

Funzionamento di base[modifica | modifica sorgente]

Si trascuri per il momento il divisore di frequenza, che come già accennato viene usato solo quando il PLL è usato per produrre un'oscillazione a frequenza multipla rispetto a quella di riferimento. Il segnale in ingresso e quello in uscita vengono confrontati tra loro dal comparatore di fase, che restituisce in uscita un segnale di "errore" relazionato con lo sfasamento dell'uscita rispetto all'ingresso. Se si desidera che le due oscillazioni siano accordate (cioè alla stessa frequenza), è sufficiente che tale errore sia costante nel tempo.

Questo segnale di "errore", opportunamente filtrato, raggiunge l'oscillatore controllato in tensione (VCO) che viene quindi forzato a produrre un'oscillazione a una frequenza maggiore o minore a seconda dell'entità del segnale in ingresso. L'uscita del VCO viene poi confrontata con il segnale di riferimento, essendo l'anello chiuso in retroazione negativa. A regime, il sistema tenderà a raggiungere uno stato in cui l'uscita del VCO e il segnale di riferimento hanno la stessa frequenza, ottenendo così la sintonizzazione del PLL. La velocità di risposta del circuito dipende dalle caratteristiche del filtro e del comparatore di fase e dalla sensibilità del VCO. Si noti che la presenza del filtro passa-basso è indispensabile per controllare la dinamica del sistema in retroazione e per eliminare componenti spurie in uscita dal comparatore di fase[8].

Riconsiderando ora il divisore, esso ricava un segnale sottomultiplo di quello generato dal VCO, ovvero con frequenza "scalata" di N, e lo riporta all'ingresso del comparatore di fase. A regime, la frequenza del segnale in uscita dal divisore (f_{div}) e di quello in ingresso (f_{in}) saranno uguali. Dato che f_{out} = N f_{div}, a regime si avrà:

f_{out} = N f_{in}

quindi l'uscita del VCO oscilla a una frequenza multipla di quella dell'ingresso.

Esiste un'ulteriore versione del PLL, detta a pompa di carica, che sostituisce il comparatore di fase con un comparatore di fase e frequenza (phase-frequency detector, PFD), seguito in cascata da un circuito che ha il compito di trasformare l'errore di fase in un segnale di tensione in ingresso al VCO, chiamato charge pump (pompa di carica).

Applicazioni[modifica | modifica sorgente]

I PLL sono usati principalmente per ottenere una sincronizzazione costante nel tempo e per assorbire le eventuali variazioni nella frequenza del segnale di riferimento. Nel campo delle telecomunicazioni vengono utilizzati sia nei ricevitori coerenti, dove cioè è necessario ricostruire la portante del segnale ricevuto, sia in quelli incoerenti. Nelle modulazioni coerenti infatti l'informazione è contenuta nella differenza di fase tra il segnale inviato e la portante, che quindi deve essere riestratta in fase di ricezione per ricavare il segnale utile. Del resto, anche in modulazioni tradizionalmente incoerenti, come la FM, l'ASK e la FSK può rendersi necessario, principalmente per motivi di reiezione del rumore, l'utilizzo di una versione coerente. Nei sistemi analogici, grazie all'uso delle PLL si riesce in effetti ad aumentare il rapporto segnale rumore e a ridurre il rumore introdotto dai battimenti, mentre in quelli numerici diventa possibile ridurre notevolmente gli effetti legati agli errori di campionamento quali l'ISI.

Anche nei trasmettitori radio i PLL sono molto usati specie come moltiplicatori di frequenza, cioè per sintetizzare le alte frequenze necessarie alla generazione del segnale da immettere nel canale (come somma di portante e segnale in banda base) a partire da un riferimento molto preciso ma a frequenza piuttosto bassa (generalmente fornito da un oscillatore al quarzo).

Demodulatore FM[modifica | modifica sorgente]

Diagramma di una modulazione di frequenza.
Exquisite-kfind.png Per approfondire, vedi Modulazione di frequenza.

Se si vuole usare il PLL come demodulatore coerente, non è necessario utilizzare il divisore. Iniettando in ingresso un segnale modulato in frequenza, a regime anche l'uscita avrà la medesima modulazione poiché i due segnali sono agganciati in frequenza. Dato che l'ingresso del VCO è proprio il segnale che indica al componente come deve variare la frequenza, esso non è altro che il segnale modulante. È sufficiente quindi portare in uscita il segnale di ingresso del VCO a regime per avere l'informazione demodulata[9][10].

Sintetizzatore di frequenza[modifica | modifica sorgente]

Se si vuole usare un PLL come sintetizzatore di frequenza, è invece necessaria la presenza di un divisore programmabile. Collegando in ingresso un oscillatore molto preciso, ad esempio al quarzo, in uscita si otterrà un segnale a frequenza N volte più alta rispetto all'ingresso ma con la medesima precisione (un oscillatore al quarzo può mantenere la deriva della propria frequenza di risonanza entro un intervallo di poche parti per milione[11]). Volendo variare la frequenza di oscillazione, è sufficiente variare tramite un segnale di controllo il modulo del divisore di frequenza.

Tale applicazione è molto utile in vari campi della trasmissione wireless[12], dal GSM[13] al CDMA[14], dove i PLL sono usati per la conversione in entrambi i sensi[15]. La sfida è riuscire a integrare sempre di più i componenti del PLL su un unico chip, in modo da ridurre il costo e la dimensione dei terminali cellulari. Tale tendenza si scontra con i requisiti imposti dagli standard, che rendono in alcuni casi necessaria la presenza di componenti discreti, e con l'impossibilità fisica di integrare alcuni parti (tra tutte, il quarzo).

Clock recovery[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Clock recovery.

Nel caso si usi una modulazione coerente nel sistema di comunicazione, come detto è necessario ricostruire l'andamento temporale del clock per effettuare la demodulazione. Tale processo è detto estrazione del clock o clock recovery e può essere effettuato mediante un PLL[16]. Sempre in assenza del divisore, usando in ingresso il flusso di bit ricevuto, l'uscita del PLL a regime oscillerà in fase con il valore medio statistico del flusso di bit, che è tipicamente una sequenza di 1 e 0 alternati. L'uscita del PLL non è quindi altro che una replica del clock del segnale di partenza. Ciò permette di ricostruire la temporizzazione di un flusso di bit anche se esso non contiene informazioni sul clock.

Generazione e distribuzione del clock[modifica | modifica sorgente]

Distribuzione del clock mediante PLL.

Per ottenere un clock preciso a frequenza di centinaia di megahertz o addirittura di alcuni gigahertz è necessario usare un PLL[17], che riesce ad agganciare il clock a un segnale di riferimento accurato ma a frequenze molto più basse, dell'ordine delle decine di megahertz. I moduli di moltiplicazione del divisore in questo caso possono essere anche molto elevati, vicini alle centinaia o alle migliaia.

Per ottenere una distribuzione del segnale più precisa, il clock di riferimento è quindi collegato a un PLL. L'uscita di questo pilota poi i circuiti driver che si occupano di distribuire il clock ai vari circuiti sequenziali. Una delle uscite del driver è riportata all'ingresso del PLL in modo da controllare la precisione del segnale di clock distribuito nel circuito. Dal punto di vista della teoria dei sistemi si può affermare che il PLL agisce come un filtro di Kalman.

Deskewing[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Delay-locked loop.

Un clock trasmesso in parallelo con il flusso di dati permette di avere un riferimento per il campionamento. Poiché il segnale di temporizzazione viene amplificato prima di essere dato in ingresso ai flip-flop, sarà presente un ritardo (dipendente dalla temperatura, dalla tensione) tra il fronte del clock e la finestra temporale in cui è possibile ricevere i dati. Questo ritardo limita il massimo bitrate ottenibile nel protocollo. Per eliminare questo fenomeno, è possibile includere un PLL nel ricevitore, in modo da agganciare il flusso di dati al clock. I PLL usati in questo caso sono chiamati DLL, cioè delay-locked loop[18].

Spettro disperso[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Spread spectrum.

Tutti i sistemi elettronici emettono segnali indesiderati su frequenze radio e quindi sono potenziali sorgenti di interferenza verso altri sistemi che usano frequenze analoghe. Esiste un intero campo di studio, la compatibilità elettromagnetica, e svariate agenzie (tra cui la statunitense FCC e l'italiano CEI) che si occupano di questo problema. Le interferenze si manifestano generalmente sotto forma di picchi molto pronunciati alla frequenza di lavoro del dispositivo e a poche armoniche successive. Il PLL può essere usata anche in questo campo, per ridurre le interferenze con ricevitori ad alto fattore di merito. Variando infatti la frequenza di lavoro di una piccola quantità (circa l'1%) lo spettro di frequenze in cui l'interferenza si sviluppa è molto più ampio, ma i picchi divengono meno pronunciati. Un singolo ricevitore radio quindi, che tipicamente ha una banda molto limitata, capta solo una piccola parte della potenza totale degli interferenti e ciò riduce drasticamente il rumore. Tale tecnica è detta spettro disperso (spread spectrum)[19] ed è alla base del funzionamento dei dispositivi che operano nella banda libera intorno ai 2.4 GHz, come le comunicazioni wireless.

Ulteriori applicazioni[modifica | modifica sorgente]

Tra le ulteriori applicazioni si citano:

  • Demodulazione di segnali AM[20];
  • Recupero di segnali di modesta entità che andrebbero persi a causa del rumore (lock-in amplifier)[21];
  • Recupero della temporizzazione da flussi di dati provenienti da memorie di massa[22];
  • Moltiplicatori di clock nei sistemi a microprocessore per ottenere frequenze di lavoro più elevate per alcuni componenti, mantenendo un preciso legame di temporizzazione con il clock principale[23];
  • Decoder di tipo DTMF[24].

Analisi dei vari blocchi[modifica | modifica sorgente]

Un PLL è un sistema composto per la gran parte da circuiti intrinsecamente non lineari, come il VCO, il comparatore di fase e il divisore di frequenza. Per poterne creare un modello matematico di facile manipolazione è quindi necessario linearizzare tali componenti in un punto di riposo e studiarne un modello alle variazioni[25]. Per fare ciò, risulta conveniente utilizzare come variabili di ingresso e uscita rispettivamente la fase del segnale di riferimento \varphi_{in}(t) e quella del segnale di uscita del VCO \varphi_{out}(t). Si studierà quindi il comportamento dei vari blocchi considerando le variazioni di fase dei segnali rispetto a dei valori di riferimento.

Essendo inoltre il PLL un sistema in retroazione, le tecniche più adatte a descriverlo sono quelle dei controlli automatici, in quanto permettono di combinare il funzionamento dei vari componenti in un modello unico. Per fare ciò, è necessario applicare alle relazioni matematiche trovate la trasformata di Laplace.

Comparatore di fase[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Comparatore di fase.

Il primo blocco del PLL è un comparatore di fase o phase detector (PD), cioè un circuito in grado di fornire un'uscita non nulla se i due segnali che ha in ingresso sono sfasati, ossia genera un'uscita che è una funzione dell'errore di fase. Il comparatore di fase può essere realizzato in vari modi, con implementazioni sia di tipo analogico che di tipo digitale[26].

Implementazione analogica[modifica | modifica sorgente]

In versione analogica, un comparatore di fase non è altro che un miscelatore, ossia un circuito che produce in uscita un segnale pari al prodotto dei due ingressi. Si immagini di avere due ingressi del tipo x_{1} (t) = A_1 \cos{(\omega_1 t)} e x_2 (t) = A_2 \cos{(\omega_2 t + \varphi)} dove \varphi è un termine di differenza di fase tra i due segnali. L'uscita y(t) di un miscelatore con guadagno di conversione K sarà quindi:

y(t) = K A_1 A_2 \cos{(\omega_1 t)} \cos{(\omega_2 t + \varphi)} = K\frac{A_1 A_2}{2}\left(\cos{[(\omega_1+\omega_2) t + \varphi]} + \cos{[(\omega_1 - \omega_2)t - \varphi]}\right)

cioè la somma di due sinusoidi a pulsazioni pari alla somma e alla differenza delle pulsazioni dei segnali di ingresso. Per mantenere solo la sinusoide con la pulsazione differenza, il comparatore di fase è sempre seguito da un filtro passa-basso che elimina la sinusoide con pulsazione pari alla somma delle pulsazioni.

Si consideri ora il caso di \omega_1 = \omega_2 = \omega. L'uscita del comparatore di fase diventa:

y(t) = K\frac{A_1 A_2}{2} \left( \cos{(2\omega t + \varphi)} + \cos{(\varphi)} \right)

cioè la tensione d'uscita è uguale alla somma di una componente alternata, oscillante ad un frequenza doppia rispetto ai segnali di ingresso, e di una componente continua, la quale è funzione dello sfasamento tra i segnali

y_{DC}(t) = K\frac{A_1 A_2}{2}\cos{(\varphi)}

Tale relazione può essere linearizzata in un punto di riposo stabile, ad esempio \varphi = -\pi / 2. Così facendo si ottiene la caratteristica del comparatore di fase:

y_{DC}(t) = K_{PD} \left(\varphi(t) + \frac{\pi}{2} \right) = K_{PD} \varphi_e(t)

dove \varphi_e(t) è lo scostamento della differenza di fase dal valore di riposo pari a -\pi / 2. Tale segnale viene poi mandato al VCO che verrà quindi forzato ad aumentare o diminuire la frequenza di oscillazione.

Schema di un miscelatore a ponte di diodi.

Si può dimostrare che se \omega_1 \neq \omega_2 l'uscita del comparatore di fase seguita dal filtro è in media nulla su intervallo di tempo dell'ordine dell'inverso della banda del filtro. Tale segnale contiene però delle componenti armoniche a una pulsazione |\omega_2 - \omega_1|. Se tale pulsazione è minore della banda del filtro, dopo un certo tempo il VCO riesce comunque ad agganciare il segnale di ingresso.

Sono possibili diverse implementazioni per questo mixer. Tra queste, le più frequenti sono la cosiddetta cella di Gilbert (detta anche moltiplicatore a quattro quadranti) oppure un mixer a ponte di diodi doppiamente bilanciato (vedi figura).

La presenza della componente a pulsazione \omega_1 + \omega_2 (chiamata frequenza immagine) crea problemi in quanto non può mai essere completamente cancellata dal filtro. La presenza di questa componente spuria modula il VCO, che quindi non oscilla più a una frequenza molto precisa. Ciò causa un segnale di uscita spettralmente non puro, per via della presenza di due "code" spettrali ai lati della riga alla pulsazione voluta. Questo è un effetto indesiderato, perché non permette più di usare il PLL come riferimento preciso di oscillazione.

Implementazione digitale[modifica | modifica sorgente]

Comparatore di fase ottenuto con una porta logica di tipo OR esclusivo (XOR).

Tra i circuiti digitali più usati come comparatore di fase va citata la porta logica di tipo OR esclusivo (XOR)[27] che presenta una tabella di verità adatta per evidenziare le differenze:

A B A⊕B
1 1 0
1 0 1
0 1 1
0 0 0

Si vede infatti che quando i due segnali di ingresso hanno fasi opposte l'uscita è alta, mentre quando la fase è la stessa l'uscita è bassa. Complessivamente, considerando due segnali in ingresso con la stessa frequenza ma con fase diversa, l'uscita del comparatore sarà un treno di impulsi a frequenza doppia di quella delle onde in ingresso. Il duty cycle degli impulsi sarà proporzionale allo sfasamento tra le due onde. Si può quindi anche in questo caso scrivere:

y (t) = K_{PD} \varphi_e (t)
Implementazione di un comparatore di fase con un flip-flop di tipo JK.

dove K_{PD} è una costante ottenibile dalla linearizzazione della caratteristica del comparatore e \varphi_e(t) è come in precedenza lo scostamento della differenza di fase dal valore di riposo, in questo caso pari a \pi / 2 in un caso ideale. Questa approssimazione è possibile solo considerando la presenza del filtro passa-basso, al quale arriva in ingresso il treno di impulsi, che viene convertito in una tensione lentamente variabile a causa della banda passante stretta del filtro.

Si noti che per utilizzare la funzione OR esclusivo come comparatore di fase è necessario usare una porta logica di tipo differenziale, assegnando al valore logico 0 una tensione di uscita negativa. Se si assegnasse infatti al valore logico 0 una tensione nulla il VCO riceverebbe in ingresso una tensione o crescente o costante. Non sarebbe quindi possibile abbassarne la frequenza generata e il PLL non riuscirebbe ad agganciare segnali di ingresso in ritardo di fase con quelli di uscita ma solo quelli in anticipo.

Anche la funzione OR esclusivo, come il mixer analogico, fornisce in uscita un valore medio nullo se le due onde hanno frequenze diverse e anche in questo caso il VCO riesce ad agganciare l'ingresso solo se |\omega_2 - \omega_1| è minore della banda passante del filtro.

Un'implementazione digitale molto simile a quella con la funzione OR esclusivo si può ottenere con un flip-flop di tipo JK sensibile al fronte[28][29]. Un fronte sull'ingresso J porta l'uscita nello stato Q = 1 mentre un fronte sull'ingresso K lo porta nello stato Q = 0. Il vantaggio è che il treno di impulsi ha una frequenza pari alla frequenza di ingresso e non pari al doppio come avviene nel caso della porta logica OR esclusivo.

Oscillatore controllato in tensione[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Oscillatore controllato in tensione.
Esempio di un semplice oscillatore di tipo LC con due transistor in connessione incrociata.

Il VCO all'interno del PLL è tipicamente un oscillatore di tipo LC. Questi oscillatori sono composti da un parallelo di un induttore e di un condensatore, che vanno in risonanza a una certa frequenza pari a:

f_0 = \frac{1}{2\pi\sqrt{LC}}

Alla risonanza infatti il parallelo presenta un'impedenza infinita e c'è uno scambio di energia tra l'induttanza e la capacità, che teoricamente causa un'oscillazione periodica. A causa delle non-idealità dei componenti però, questa oscillazione verrebbe smorzata dalla presenza di perdite, rappresentabili circuitalmente come una resistenza in serie all'induttanza. Risulta quindi necessario creare un blocco circuitale che presenti una resistenza negativa, in modo da compensare le perdite. Questo viene fatto tipicamente mediante bipoli di tipo non lineare, ad esempio con la connessione incrociata di due transistor.

Un'importante caratteristica degli oscillatori è il loro fattore di merito (o di qualità) Q, cioè:

Q = \frac{2\pi f_0 L}{R} = \frac{1}{2 \pi f_0 R C} = \frac{f_0}{BW}

dove f_0 è la frequenza di risonanza, R è la resistenza serie che schematizza le perdite del parallelo LC e BW è la banda passante del circuito. Si vorrebbe un fattore di qualità molto elevato, poiché significa avere meno rumore e banda passante più stretta, ma con implementazioni integrate raramente si ottengono valori di Q maggiori di 10.

Per variare la frequenza di oscillazione, l'unica maniera è variare il valore della capacità, poiché quello dell'induttanza è praticamente impossibile da modificare. Al posto delle capacità fisse si utilizzano quindi dei varactor, cioè dei diodi polarizzati in inversa, che sono caratterizzati da una capacità non lineare funzione della tensione inversa applicata. Variando quindi una tensione di controllo a uno dei capi del diodo è possibile ottenere un oscillatore con frequenza variabile.

Il VCO ha quindi una pulsazione di oscillazione di riposo (chiamata pulsazione di free-running \omega_{fr}) che viene variata a seconda della tensione V_{in}(t) che viene data in ingresso al circuito. Considerando il segnale in uscita, esso sarà quindi del tipo[30]:

y(t) = A_{VCO}\cos{\left(\omega_{fr}t+K_{VCO}\int_{-\infty}^t V_{in}(t') dt'\right)}

dove K_{VCO} è una costante ottenuta dalla linearizzazione della caratteristica del varactor. Si può quindi affermare che, se si prende come ingresso la tensione e come uscita la fase, il VCO si comporta come un integratore. Sollecitandolo quindi con una rampa, esso produrrà un'oscillazione a frequenza fissa determinata dalla velocità della rampa medesima.

Riferimento di frequenza[modifica | modifica sorgente]

Equivalente circuitale di un quarzo.

Utilizzando il PLL come sintetizzatore di frequenza è necessario porre in ingresso un segnale di riferimento con una frequenza molto ben controllata. Tipicamente si sceglie di usare un oscillatore al quarzo[31]. Il quarzo è infatti un materiale piezoelettrico, cioè in grado di trasformare oscillazioni meccaniche in oscillazioni elettriche e viceversa. Dal punto di vista elettrico, un quarzo è equivalente alla rete elettrica visibile in figura, che ha un comportamento induttivo per un range di frequenze molto stretto. Sostituendo l'induttanza di un oscillatore di Colpitts con il quarzo, si ottiene così un oscillatore con una frequenza molto bene determinata, perché compresa nella fascia di frequenze in cui il quarzo ha un comportamento induttivo. Il quarzo è inoltre caratterizzato da valori del fattore di qualità Q molto elevati, quindi il segnale di uscita del oscillatore sarà poco rumoroso. Il problema di tali oscillatori è che il quarzo è un componente discreto, che non può essere integrato, e ciò aumenta il costo e la complessità del progetto, benché il quarzo di per sé abbia un costo abbastanza contenuto.

Esempio di oscillatore ad anello.

Un altro tipo di oscillatori al quarzo sono i Surface acoustic wave (SAW), che sono più costosi ma anche più accurati degli oscillatori di tipo tradizionale[32]. Essi si basano sulla trasduzione di onde acustiche, di tipo meccanico, in onde di tipo elettrico mediante l'impiego di un piezoelettrico.

Se il PLL è usato all'interno di un microprocessore, è possibile usare come riferimento di frequenza un cosiddetto oscillatore ad anello, cioè una maglia con un numero dispari di invertitori logici[33]. Tale circuito non ha un singolo stato stabile per le tensioni interne alla maglia, perciò una transizione continua a propagarsi indefinitamente all'interno dell'anello. La frequenza può essere controllata variando la tensione di alimentazione oppure il carico capacitivo di ogni stadio.

Divisore di frequenza[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Divisore di frequenza.
Esempio di un semplice divisore di frequenza intero modulo 8 implementato con flip-flop di tipo T.

Come detto in precedenza, se si vuole usare un PLL per produrre un segnale oscillante preciso ad alta frequenza a partire da uno a frequenza più bassa è necessario inserire tra l'uscita e l'ingresso un divisore di frequenza per N, che non è altro che una macchina a stati finiti che genera un solo fronte in uscita per ogni N fronti in ingresso. In questo modo, si ottiene a regime un segnale in uscita con una frequenza pari a N volte quella di ingresso.

Divisore intero[modifica | modifica sorgente]

In molte applicazioni si desidera ottenere un segnale oscillante preciso ma a frequenza variabile, ad esempio per effettuare la sintonia di un ricevitore radio. Non potendo modificare il segnale di riferimento di ingresso (esso infatti deve essere il più stabile possibile per avere una buona purezza spettrale) si usa un divisore programmabile, nel quale il valore N può essere variato tramite un segnale di controllo fornito da un microcontrollore.

I sintetizzatori di frequenza di questo tipo, che sono detti a N intero poiché consentono solo la divisione per un numero intero, permettono una variazione di frequenza minima pari alla frequenza del segnale di riferimento.

Alcuni PLL includono un divisore anche tra il segnale di riferimento e l'ingresso di riferimento del comparatore di fase. Se tale divisore ha modulo M, a regime varrà la relazione:

\frac{f_{in}}{M} = \frac{f_{out}}{N} \quad \Longrightarrow \quad f_{out} = \frac{N}{M} f_{in}

In questa maniera, fissato il segnale di riferimento, è comunque possibile ottenere variazioni minime di frequenza più basse, pari a f_{in} / M. Il problema di questo modo di procedere è che se si vuole variare di poco la frequenza di un segnale molto veloce (ad esempio variare di poche decine o centinaia di kilohertz un segnale a un gigahertz) il divisore che collega l'uscita all'ingresso deve avere N \approxeq 10^4 \div 10^5. Ciò rende il divisore praticamente impossibile da realizzare e inoltre crea molti problemi di purezza spettrale, in quanto un valore elevato di N aumenta il rumore sul segnale di uscita.

Divisore frazionario[modifica | modifica sorgente]

Per risolvere tale problema, al posto dei divisori interi si usano i cosiddetti divisori frazionari[34]. Essi sono composti da un contatore per M e da un divisore a modulo duale (dual modulus), ossia da un circuito capace di dividere, in base ad un segnale esterno di controllo, per due distinti valori (ad esempio L/(L+1), ma sono comuni anche divisori per L/(L+2)). Il contatore conta i fronti in uscita al divisore e al (M-1)esimo fronte manda un segnale al divisore facendolo dividere per L+1. Al Mesimo fronte, il divisore torna a dividere per L. Il segnale che arriva al comparatore di fase sarà quindi in media diviso per:

N = \frac{(M-1)L+L+1}{M} = L + \frac{1}{M}

quindi è possibile mantenere fisso il valore L, lasciandolo anche molto piccolo (ciò permette di usare segnali di riferimento a frequenza più alta), mentre il valore di M può essere variato dal microcontrollore per ottenere la variazione di frequenza voluta.

Il contatore per M è solitamente detto swallow counter.

Da notare che di solito i PLL combinano i meccanismi di divisione intera e frazionaria. Nei dispositivi commerciali è comune trovare un divisore intero (fatto da un contatore programmabile, per esempio 10 o 12 bit), più un divisore frazionario composto da swallow counter e contatore a modulo duale.

Il fatto che la divisione non venga eseguita in maniera precisa come nel caso del divisore intero ma solo come risultato di una media provoca la presenza di un rumore di quantizzazione aggiuntivo sul segnale all'uscita del divisore.

Modulatore delta-sigma[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Modulazione Sigma-Delta.

Il rumore di quantizzazione introdotto dal divisore frazionario può essere anche molto significativo perché spesso si concentra in una banda vicina a quella del segnale utile. Per risolvere questo problema si utilizzano i cosiddetti modulatori \Delta-\Sigma[35]. Diversamente dai divisori frazionari normali, in cui la sequenza di divisioni per L o L+1 è periodica, nei modulatori delta-sigma la sequenza, pur ottenendo in media lo stesso risultato, è di tipo pseudo-casuale. Il vantaggio è che in questo caso il rumore di quantizzazione viene spostato verso le alte frequenze e può quindi essere agevolmente eliminato con un opportuno filtro.

Rappresentazione nel dominio di Laplace[modifica | modifica sorgente]

Fissati i vari componenti appena descritti, resta da scegliere il filtro che deve controllare la dinamica della retroazione. Modellando un PLL come un sistema dinamico lineare stazionario, il suo comportamento si può descrivere come già detto tramite una funzione di trasferimento, ovvero usando il rapporto tra la trasformata di Laplace del segnale in uscita e la trasformata di Laplace del segnale di ingresso[36]. Si può quindi scrivere:

H_{LPF}(s) = \frac{Y_{LPF(s)}}{X_{LPF(s)}}

Per poter descrivere l'intero PLL è quindi necessario trasformare secondo Laplace tutte le relazioni ingresso-uscita dei singoli componenti. Si ottiene quindi per il comparatore di fase:

y_{PD} (t) = K_{PD} \varphi_e (t) \quad \Longrightarrow \quad H_{PD}(s) = \frac{Y_{PD}(s)}{\varphi_e(s)} = K_{PD}

L'azione del comparatore di fase risulta quindi completamente di tipo proporzionale.

Prendendo come ingresso la tensione e in uscita la fase, il VCO come detto funziona come un integratore. Si ottiene quindi:

H_{VCO}(s) = \frac{\varphi_{OUT}(s)}{V_{in}(s)} = \frac{K_{VCO}}{s}

L'azione di controllo operata dal VCO è quindi di tipo PI, cioè proporzionale-integrativa.

Infine, il divisore ha una caratteristica del tipo f_{div} = N f_{in}. Essendo la frequenza la derivata della fase, la relazione può essere scritta equivalentemente come:

\varphi_{div} = N \varphi_{in} \quad \Longrightarrow \quad H_{DIV}(s) = N

Applicando le regole per il calcolo della funzione di trasferimento di un sistema in retroazione, si ottiene (omettendo per semplicità la dipendenza dalla variabile s):

H_{PLL} = \frac{\varphi_{out}}{\varphi_{in}}= \frac{H_{PD}H_{VCO}H_{LPF}}{1+N H_{PD}H_{VCO}H_{LPF}}

dove \varphi_{out} è la trasformata di Laplace della fase in uscita dal VCO, mentre \varphi_{in} è la trasformata di Laplace della fase del segnale in ingresso (tipicamente quello di riferimento). Ponendo N = 1 si ottiene il caso di un PLL senza divisore di frequenza.

PLL del primo ordine[modifica | modifica sorgente]

A seconda della funzione di trasferimento del filtro passa basso si ottengono PLL con comportamenti diversi. I PLL più semplici sono quelli in cui la funzione di trasferimento del filtro è una costante K_{A} (cioè il filtro in realtà è un amplificatore o un attenuatore a banda larga). Applicando la formula precedentemente citata per la funzione di trasferimento complessiva della PLL si ottiene:

H_{PLL} = \frac{N K_{PD}K_A K_{VCO}}{s+ N K_A K_{PD} K_{VCO}}

Tali PLL sono detti PLL del primo ordine[37] poiché la funzione di trasferimento complessiva del sistema è del prim'ordine (cioè ha un solo polo). Il guadagno K e la banda passante \omega_h risultano essere:

\begin{cases}
K = N K_A K_{PD}K_{VCO}\\
\omega_h = \frac{1}{N K_A K_{PD} K_{VCO}}
\end{cases}

quindi c'è una relazione di proporzionalità inversa tra il guadagno e la banda del sistema.

Errore di fase a regime[modifica | modifica sorgente]

Andamento nel tempo di una rampa.

Si ponga in ingresso al PLL una rampa di fase, cioè una variazione istantanea di frequenza (funzione gradino) che può essere rappresentata con una funzione di trasferimento:

\varphi_{IN}(s) = \frac{\Delta \omega}{s^2}

Si vuole calcolare la differenza di fase tra l'ingresso e l'uscita quando il PLL è a regime. Nel dominio di Laplace essa vale:

\varphi_e(s) = \varphi_{IN}(s) - \varphi_{OUT}(s) = \frac{\Delta \omega}{s^2}\left(1- \frac{K}{s + K}\right) = \frac{\Delta \omega}{s(s + K)}

Applicando il teorema del valore finale, si ottiene:

\varphi_e(t \rightarrow \infty) = \lim_{s \rightarrow 0} s \varphi_e(s) = \frac{\Delta \omega}{K}

cioè il PLL mantiene un errore a regime non nullo, tanto più piccolo quanto più grande è il guadagno K. Per ottenere un errore di fase nullo sarebbe quindi necessario un guadagno infinito, ovviamente impossibile da realizzare. Inoltre, K non può essere aumentato a piacere, poiché è inversamente proporzionale alla banda. Se si vuole ridurre il rumore presente sul segnale d'ingresso alle alte frequenze è infatti necessario avere un sistema a banda abbastanza stretta, e quindi un guadagno limitato.

PLL del secondo ordine[modifica | modifica sorgente]

Esempio di un semplice filtro passa-basso a polo singolo.

I PLL del secondo ordine sono caratterizzati da una funzione di trasferimento complessiva a due poli (in base alla definizione di sistema del secondo ordine). Per ottenere tale funzione di trasferimento è necessario utilizzare un filtro passa-basso del primo ordine come il seguente:

H_{LPF}(s) = \frac{1}{1+\frac{s}{\omega_{LPF}}}

dove \omega_{LPF} è la frequenza di taglio del filtro. Tale filtro può essere ottenuto ad esempio con una semplice rete di tipo RC, con funzione di trasferimento:

H_{LPF}(s) = \frac{1}{1 + s R C}

dove la frequenza di taglio è pari a (RC)^{-1}.

Diagramma di Bode del modulo della funzione di trasferimento di un PLL del secondo ordine.

In tale maniera si ottiene per il PLL una funzione di trasferimento complessiva pari a[38]:

H_{PLL}(s) = N \frac{\omega_{LPF} K}{s^2 + \omega_{LPF} s+ K \omega_{LPF}}

dove:

K = \frac{K_{VCO}K_{PD}}{N}

è il prodotto dei guadagni dei vari blocchi.

Si trascuri il prefattore N che è una sorta di "guadagno di fase" del PLL. Confrontando il risultato ottenuto con la forma classica di un sistema del secondo ordine (oscillatore smorzato), ossia:

H_{2or}(s) = \frac{\omega_n^2}{s^2 + 2 s \zeta \omega_n + \omega_n^2}

dove:

  • \omega_n è la pulsazione naturale, corrispondente all'incirca alla banda passante;
  • \zeta è lo smorzamento;

si ricava:

\begin{cases}
\omega_n = \sqrt{K\omega_{LPF}}\\
\zeta = \frac{1}{2} \sqrt{\frac{\omega_{LPF}}{K}}
\end{cases}

Se si vuole un sistema che abbia una risposta veloce ma senza sovraelongazioni, è necessario scegliere \zeta = \sqrt{2} / 2 \approxeq 0.707, pari allo smorzamento critico. Ciò conduce a:

\frac{\omega_{LPF}}{2} = K

cioè una relazione ben precisa tra il prodotto dei guadagni e la banda del filtro passa basso.

Errore di fase a regime e tempo di assestamento[modifica | modifica sorgente]

È possibile ripetere anche in questo caso il procedimento eseguito per un PLL del primo ordine. Si ottiene[39]:

\varphi_e(t \rightarrow \infty) = \lim_{s \rightarrow 0} s \varphi_e(s) = \frac{\Delta \omega}{K}

cioè anche in questo caso il PLL mantiene un errore a regime non nullo, tanto più piccolo quanto più elevato è il guadagno K. Come per i PLL del primo ordine, risulta utile aumentare K, tenendo conto della sua proporzionalità con la banda del filtro \omega_{LPF}, che va mantenuta non troppo elevata in modo da filtrare in maniera efficiente l'uscita del comparatore di fase.

Per quanto riguarda invece il tempo di assestamento \tau del PLL, cioè il tempo necessario al sistema per andare a regime, sarà circa:

\tau = \frac{1}{\zeta \omega_n} = \frac{2}{\omega_{LPF}}

che significa che più è stretta la banda del filtro più aumenta il tempo di assestamento. Per questo tipo di PLL è quindi necessario operare un'ulteriore scelta di compromesso tra tempi di risposta veloci (che richiedono bande larghe) e un buon filtraggio del segnale del comparatore di fase (che richiede bande strette).

Filtro con zero[modifica | modifica sorgente]

Esempio di filtro per un PLL di ordine superiore al primo.

È possibile modificare il filtro passa basso per ottenere diverse funzioni di trasferimento sempre del secondo ordine. Con due resistenze e un condensatore si può creare una rete con la relazione ingresso-uscita:

H_{LPF}(s) = \frac{1+s C R_2}{1+s C (R_1+R_2)}

Questo filtro ha due costanti di tempo:

\begin{cases}
\tau_1 = C (R_1 + R_2)\\
\tau_2 = C R_2
\end{cases}

Sostituendo tale funzione di trasferimento in quella totale del PLL (trascurando il divisore di frequenza) si ottengono i seguenti valori per la frequenza naturale e per lo smorzamento:

\begin{cases}
\omega_n = \sqrt{\frac{K_{PD} K_{VCO}}{\tau_1}}\\
\zeta = \frac{1}{2 \omega_n \tau_1} + \frac{\omega_n \tau_2}{2}
\end{cases}

Rispetto al PLL del secondo ordine è possibile scegliere indipendentemente i valori per \omega_n e \zeta, dimensionando opportunamente le due resistenze e il condensatore. Si ricava infatti:

\begin{cases}
\tau_1 = \frac{K_{PD} K_{VCO}}{\omega_n^2}\\
\tau_2 = \frac{2 \zeta}{\omega_n} - \frac{1}{K_{PD} K_{VCO}}
\end{cases}

In base ai valori voluti di \omega_n e \zeta e alle caratteristiche del comparatore di fase e del VCO è quindi possibile ricavare \tau_1 e \tau_2, e da essi i valori dei passivi del filtro[40].

I filtri reali utilizzati nei PLL possono essere anche molto più complessi di questi, in modo da avere migliori prestazioni per quanto riguarda la riduzione del rumore di fase oppure di quello del segnale in ingresso[41].

PLL a pompa di carica[modifica | modifica sorgente]

Schema a blocchi di un PLL a pompa di carica.

Esiste un ulteriore tipo di PLL molto usato, detto PLL a pompa di carica[42]. Questo circuito al posto del comparatore di fase impiega un circuito digitale più complesso, chiamato comparatore di fase e frequenza (phase and frequency detector, PFD). Tale circuito, diversamente dai comparatori di fase classici, ha dei segnali d'uscita non nulli anche se le due frequenze in ingresso sono diverse. Il PFD ha due uscite, UP e DOWN, che possono avere alternativamente un segnale alto. Tali uscite sono collegate a un circuito chiamato pompa di carica (charge pump) che crea un segnale adatto a controllare il VCO. Il resto del circuito è simile a un PLL tradizionale.

I PLL a pompa di carica hanno svariati vantaggi rispetto ai PLL tradizionali. Come detto, l'uscita del PFD è non nulla anche in presenza di segnali a frequenze diverse. In questa maniera non è necessario mantenere la banda del filtro passa basso particolarmente alta per permettere al PLL di agganciare segnali con variazioni improvvise di frequenza. Avere una banda stretta è infatti importante perché permette di ridurre il rumore del segnale di riferimento in uscita. La pompa di carica inoltre ha la funzione di ulteriore integratore del segnale (oltre al VCO), permettendo quindi di avere un errore a regime nullo nel caso di una rampa di fase (gradino di frequenza).

Comparatore di fase e frequenza e pompa di carica[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Comparatore di fase e frequenza.
Schematico di un PFD, collegato ad una pompa di carica push-pull CMOS.

Il comparatore di fase e frequenza è una macchina a stati finiti progettata per confrontare le frequenze e le fasi dei due segnali in ingresso. Una delle più semplici implementazioni del circuito è quella che utilizza due flip-flop di tipo D, come si può vedere nello schematico a destra. Nella figura sottostante si vede invece il diagramma degli stati, dove per U1 e U2 non si intendono i livelli ma i fronti positivi dei segnali ingresso, in quanto il PFD è appunto sensibile al fronte. Le uscite UP e DOWN del PFD pilotano un circuito chiamato pompa di carica, di cui esistono essenzialmente due versioni:

  • pompa di carica di tipo bang-bang o push-pull. Tale circuito eroga in uscita una corrente I se UP è ad 1 e DOWN è a zero, una corrente -I nel caso opposto; in tutti gli altri casi il circuito è interdetto. Considerato il funzionamento logico del PFD, l'uscita presenta idealmente un'onda quadra di corrente che varia fra tre livelli: ogni fronte di salita del primo segnale ad esempio fa scattare la corrente al livello immediatamente inferiore, mentre ogni fronte del secondo dà luogo ad uno scatto verso il livello superiore. La corrente carica una capacità C, la cui tensione costituisce l'ingresso del VCO. Se i segnali in ingresso sono alla stessa frequenza, l'ingresso del VCO è una rampa (crescente o decrescente a seconda del segno della differenza di fase) intervallata da periodi, di ampiezza proporzionale allo sfasamento dei due segnali, in cui la tensione è costante. Tale ingresso forza il VCO ad annullare lo sfasamento con il segnale di riferimento, raggiungendo la condizione di regime.
Diagramma degli stati di un comparatore di fase e frequenza (PFD).

Nel caso invece di due segnali non accordati in frequenza, il VCO riceve in ingresso delle rampe di durata sempre maggiore che lo forzano ad aumentare la frequenza. Tale aumento di frequenza riduce progressivamente la durata delle rampe (in quanto si riduce la differenza di frequenza) e si riesce così a raggiungere la condizione di equilibrio.

  • pompa di carica di tipo proporzionale: in questo caso il circuito fornisce carica in proporzione all'errore di fase rilevato dal PFD (a meno di un offset che viene erogato quando i due segnali sono perfettamente in fase). Come nel caso delle pompe di carica bang-bang in parallelo all'ingresso del VCO si trova una capacità C. Il principio di funzionamento è quindi più o meno lo stesso delle push-pull, con la differenza che la corrente di uscita non varia più a livelli ma in proporzione allo sfasamento.

Dead band[modifica | modifica sorgente]

Una caratteristica dei PLL a pompa di carica è la cosiddetta dead band o dead zone (letteralmente "banda morta"). Si tratta di un intervallo di possibili differenze di fase tra i due segnali in ingresso al PFD che non producono una tensione di correzione all'ingresso del VCO, causando quindi un offset tra il segnale di riferimento del PLL e quello di uscita[43].

Le pompe di carica di tipo bang-bang sono di più semplice realizzazione, però hanno lo svantaggio di avere sempre una dead band. Quando infatti le fasi del segnale di riferimento e di quello retroazionato sono abbastanza vicine, a causa di non-idealità dei componenti la pompa di carica attiva o nessuna o entrambe le correnti in uscita, con effetto complessivo nullo. Ciò causa un significativo jitter sul segnale di uscita del PLL, perché anche a regime l'offset di fase oscilla tra i due valori estremi della dead band senza produrre alcuna correzione.

Per quanto riguarda le pompe di carica di tipo proporzionale, alcune di queste hanno una dead band alcune no. È possibile infatti in questo caso risolvere il problema della dead band tramite alcune tipologie di progetto che producono delle uscite UP e DOWN non nulle anche se la differenza di fase è nulla[44]. Queste uscite sono molto piccole e fanno in modo che la pompa di carica produca impulsi di corrente positivi e negativi uguali anche se il segnale di uscita è agganciato con quello di riferimento, creando così una specie di equilibrio dinamico. Se gli ingressi sono invece leggermente sfasati, l'impulso UP o DOWN sarà un po' più intenso e la PLL può correggere l'offset. Le PLL con questo tipo di sistema di controllo non hanno una dead band e, a parità di altri fattori, hanno un jitter più basso, determinato dalle limitazioni degli altri componenti.

Modello matematico[modifica | modifica sorgente]

L'uscita della pompa di carica di tipo bang-bang è quindi un treno di impulsi di corrente che caricano il condensatore. È possibile ricavare un modello matematico di prima approssimazione per il PFD e la charge pump considerando un tempo di osservazione molto maggiore del periodo dei segnali in ingresso. In questa maniera si può affermare che la corrente che carica il condensatore è proporzionale alla variabile (\varphi_1 - \varphi_2) / 2 \pi, dove \varphi_1 e \varphi_2 sono le fasi dei due segnali in ingresso. Detta come in precedenza \varphi_e questa differenza di fase, si può scrivere nel dominio di Laplace:

V_{CP}(s) = \frac{I}{2 \pi s C}\varphi_e(s)

dove V_{CP} è l'uscita della pompa di carica, che si comporta quindi come un ulteriore integratore oltre al VCO. Si noti che tale relazione è valida anche per una pompa di carica di tipo proporzionale, solo che in questo caso non è necessario considerare un tempo di osservazione molto maggiore del periodo dei segnali.

Se si vuole ottenere un PLL stabile, è necessario porre in serie alla capacità una resistenza R, in quanto dalla teoria dei controlli automatici si sa che un doppio integratore in retroazione è instabile[45]. La funzione di trasferimento del PFD con la pompa di carica diventa quindi:

V_{CP}(s) = \frac{I}{2 \pi} \left(R + \frac{1}{sC}\right)\varphi_e(s)

È possibile a questo punto applicare gli strumenti dei controlli automatici per dimensionare correttamente la corrente I, la capacità C e la resistenza R. Si ottiene la seguente funzione di trasferimento complessiva[46]:

H_{PLL} (s) = \frac{\frac{I}{2 \pi C}(R C s + 1) K_{VCO}}{s^2 + \frac{I}{2 \pi} R K_{VCO} s + \frac{I}{2 \pi C} K_{VCO}}

cioè sempre un sistema del secondo ordine con la pulsazione naturale e lo smorzamento pari a:

\begin{cases}
\omega_n = \sqrt{\frac{I}{2 \pi C} K_{VCO}}\\
\zeta = \frac{R}{2} \sqrt{\frac{IC}{2 \pi} K_{VCO}}
\end{cases}

e con uno zero in \omega_{zero} = -1/(R C).

Se viene usata una pompa di carica di tipo bang-bang, questo tipo di PLL presenta un difetto. La serie della resistenza e della capacità, essendo infatti alimentata dalla pompa di carica con impulsi di corrente, produce sull'ingresso del VCO dei gradini di tensione che possono creare una modulazione indesiderata del VCO. Per risolvere tale problema, spesso viene inserita un'ulteriore capacità in parallelo alla serie R-C che funge da filtro. La scelta del valore di capacità deve essere fatta con cura, per evitare di rendere il PLL instabile[47].

Tracking[modifica | modifica sorgente]

Il problema del tracking consiste nel determinare quali sono le variazioni della frequenza di ingresso che il PLL riesce a seguire in uscita, cioè qual è la gamma di possibili segnali che il PLL riesce ad agganciare[48]. Tali limitazioni sono dovute in parte alle non idealità e, in alcuni casi, alle caratteristiche intrinseche dei componenti usati per il circuito. Esistono due tipi diversi di tracking, statico e dinamico.

Tracking statico[modifica | modifica sorgente]

Il tracking statico si riferisce alla capacità da parte del PLL di agganciarsi, entro un range di frequenze più o meno ampio, al segnale di ingresso indipendentemente dalla velocità con cui la frequenza di tale segnale viene variata. Tale proprietà è dovuta in parte alle non idealità del VCO e del comparatore di fase, in parte alle loro caratteristiche intrinseche.

Una prima limitazione in particolare è dovuta alla banda di sintonia (tuning range) del VCO, cioè alla differenza tra la massima e la minima frequenza alla quale esso può oscillare. Ovviamente, il PLL non potrà oscillare a frequenze non comprese nella banda di sintonia del VCO.

Un ulteriore problema è l'impossibilità da parte del comparatore di generare output di valore arbitrario, in quanto la caratteristica dei comparatori di fase è tipicamente non-lineare e per ingressi troppo elevati tende a saturare. A causa di ciò, se la massima uscita del comparatore di fase non consente al VCO di raggiungere il suo picco di frequenza, il PLL avrà una banda di sintonia effettiva inferiore a quella dell'oscillatore controllato.

Per risolvere il secondo di questi problemi (il primo è irrisolvibile, in quanto dipende dalle caratteristiche intrinseche del VCO) è possibile inserire un integratore a valle del comparatore di fase, in modo che l'ingresso al VCO non sia più limitato, dato che l'integrale nel tempo di una quantità limitata può essere illimitato. Tale soluzione viene adottata ad esempio nei PLL a pompa di carica.

Tracking dinamico[modifica | modifica sorgente]

Tracking dinamico significa che il PLL non riesce ad agganciare un segnale solo nel caso di variazioni dell'ingresso eccessivamente rapide (come ad esempio un gradino di frequenza).

Tale fenomeno è dovuto al fatto che i comparatori di fase danno uscita nulla in media se i due segnali al loro ingresso hanno frequenze diverse (\omega_1 \neq \omega_2). L'uscita del comparatore conterrà comunque delle componenti armoniche alla frequenza |\omega_1-\omega_2|. Se tale frequenza ricade nella banda passante del filtro (\omega_{LPF}) allora tale componente armonica raggiungerà il VCO, che dopo un certo tempo aggancerà il segnale di ingresso. Se invece |\omega_1-\omega_2| > \omega_{LPF}, il segnale di errore non raggiungerà mai il VCO, che non potrà agganciare l'ingresso. \omega_{LPF} indica quindi la massima variazione di frequenza istantanea che il PLL può agganciare.

Per risolvere questo problema, è necessario usare un comparatore di fase e frequenza che dia segnale non nullo anche se le frequenze di ingresso sono diverse. Tale soluzione è adottata nei PLL a pompa di carica, che non risentono infatti del tracking dinamico.

Rumore e jitter[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Rumore di fase e Jitter.

Un fattore di merito importante per i PLL è la purezza spettrale, cioè il fatto di avere in uscita una riga spettrale molto precisa alla frequenza di lavoro e contributi trascurabili alle altre frequenze. In realtà, a causa del rumore di fase[49], la riga spettrale in uscita di un PLL non è precisa ma presenta componenti spurie. Tale fenomeno, nel dominio del tempo, causa degli sfasamenti casuali dell'onda rispetto all'uscita ideale in assenza di componenti spurie (jitter). Alcune tecnologie sono in grado di ridurre questo fenomeno. Ad esempio i migliori PLL implementati con circuiti digitali sono quelli realizzati in tecnologia ECL, che però consumano molta potenza. Altre tecnologie a consumi più ridotti, come TTL o CMOS, danno invece risultati peggiori.

Un'altra importante proprietà dei PLL è, come già detto, che la differenza di fase tra il segnale di ingresso e quello di uscita sia vicina allo zero. La differenza media nel tempo tra le fasi tra i due segnali del PLL a regime è detta offset statico di fase o errore di fase a regime. La varianza tra le due fasi è invece detta tracking jitter.

Un ultimo importante fattore di merito è la cosiddetta reiezione del rumore di alimentazione e di substrato. Si vuole infatti che la fase e la frequenza del segnale di uscita del PLL non risentano dei rapidi impulsi di tensione che si vengono a creare sulle linee di alimentazione né del rumore della tensione del substrato su cui il PLL è fabbricato.

Per migliorare le caratteristiche di rumore, come detto in precedenza, è fondamentale una progettazione molto accurata dei singoli componenti e in particolare del filtro. Un ulteriore accorgimento possibile è quello di usare un oscillatore injection locked in cascata al VCO.

Modello matematico per il rumore di fase[modifica | modifica sorgente]

È possibile applicare le tecniche dei controlli automatici anche per studiare come si trasferisce sul segnale di uscita il rumore di fase dovuto al VCO oppure al riferimento di frequenza in ingresso[50]. Si noti che il rumore di fase non è un rumore di tipo additivo sulla tensione ma si manifesta come una componente aleatoria di fase in eccesso \varphi_n(t).

Rumore di fase dell'ingresso[modifica | modifica sorgente]

Si immagini di avere un VCO non rumoroso ma di avere il riferimento di frequenza affetto da componenti spurie, modellabili come rumore di fase. In questo caso il segnale di ingresso potrà essere descritto come:

x_{in}(t) = A_{in}\sin{(\omega_c t + \varphi_{n, in}(t))}

dove \varphi_{n,in}(t) è la componente di rumore di fase dovuta al riferimento di frequenza. Si vuole ora valutare il segnale di uscita (in presenza di un divisore di frequenza di modulo N):

x_{out}(t) = A_{out}\sin{(N \omega_c t + \varphi_{n, out}(t))}

e in particolare il rapporto tra le due quantità \varphi_{n,out}(t) e \varphi_{n,in}(t), cioè come il rumore di fase in ingresso viene riportato in uscita. È possibile quindi trasformare le due grandezze con la trasformata di Laplace, ottenendo \varphi_{n,out}(s) e \varphi_{n,in}(s). La funzione di trasferimento del rumore di fase dal riferimento all'uscita sarà quindi uguale a quella calcolata in precedenza per i segnali utili del PLL, cioè:

H_{n, PLL} = \frac{\varphi_{n, out}}{\varphi_{n, in}}= \frac{H_{PD}H_{VCO}H_{LPF}}{1+N H_{PD}H_{VCO}H_{LPF}}

Nel caso di un sistema con una funzione di trasferimento come quella del PLL a pompa di carica precedentemente descritta si ricava:

H_{n, PLL}(s) = N \frac{\omega_n^2(1+s/\omega_z)}{s^2 + 2 s \zeta \omega_n + \omega_n^2}

con \zeta e \omega_n uguali a quelli precedentemente calcolati. Si noti quindi come il rumore di fase del riferimento sia amplificato con un guadagno pari a N in una banda circa pari a \omega_n mentre al di sopra venga attenuato. Questo dimostra come l'uso di divisori con moduli molto elevati sia peggiorativo per le specifiche di rumore.

Rumore di fase del VCO[modifica | modifica sorgente]

Analogamente a quanto fatto precedentemente si può considerare un riferimento di frequenza non rumoroso e un VCO che produce in uscita una componente spuria \varphi_{n, VCO}(t) (si trascuri in questo caso il divisore di frequenza):

x_{out}(t) = A_{VCO}\sin{\left(\omega_c t + K_{VCO}\int_{-\infty}^t V_{in}(t') dt' + \varphi_{n, VCO}(t) \right)}

La fase di questo segnale è composta da due contributi. Il primo è \omega_c t + K_{VCO}\int_{-\infty}^t V_{in}(t') dt' che è quello che ci si aspetta nel caso ideale, che è già presente nel modello lineare tempo invariante del PLL precedentemente calcolato. L'altro contributo, \varphi_{n, VCO}(t), è una fase in eccesso, che quindi può essere modellata tramite un ingresso di rumore che si va a sommare all'uscita di un VCO non rumoroso[51]. È possibile ora calcolare la funzione di trasferimento tra questo ingresso e l'uscita:

H_{n, PLL} = \frac{\varphi_{n, out}}{\varphi_{n, VCO}}= \frac{1}{1+ H_{PD}H_{VCO}H_{LPF}}

Sempre nel caso del PLL a pompa di carica si ottiene:

H_{n, PLL}(s) = \frac{s^2}{s^2 + 2 s \zeta \omega_n + \omega_n^2}

cioè il PLL riduce il rumore di fase del VCO fino a una banda all'incirca pari a \omega_n, mentre al di sopra viene riportato in uscita senza correzioni. Ciò dimostra l'importanza di mantenere più elevata possibile tale banda, in quanto il VCO tipicamente ha componenti di rumore di fase non trascurabili, avendo un fattore di merito in genere non molto elevato. Tale esigenza si scontra con la necessità di effettuare un filtraggio dell'uscita del PD o del PFD, che spesso presenta componenti indesiderate, che quindi richiederebbe una pulsazione \omega_n piuttosto bassa.

Direct Digital Synthesis[modifica | modifica sorgente]

Exquisite-kfind.png Per approfondire, vedi Direct Digital Synthesis.

È possibile progettare un circuito completamente digitale per la sintesi di frequenza, ottenendo un risultato simile a quello di un PLL. Questa tecnica è detta Direct Digital Synthesis (DDS)[52].

I sintetizzatori di frequenza digitali utilizzano tre componenti di base[53]: un accumulatore, una memoria a sola lettura (Read Only Memory, ROM) e un convertitore digitale-analogico (Digital-to-Analog Converter, DAC). L'accumulatore ha in ingresso un segnale di comando a una certa frequenza f_{inc}. A ogni periodo di tale segnale l'uscita Φ dell'accumulatore viene incrementata, fino a che non raggiunge la saturazione (buffer overflow). L'andamento di Φ quindi è lineare a tratti, generando una forma d'onda simile a un dente di sega che controlla l'indirizzo di memoria della ROM, che contiene una tabella di corrispondenza nella quale ogni cella di memoria contiene un valore numerico di ampiezza di una sinusoide. Tali valori vengono mandati al convertitore digitale-analogico che crea così in uscita un segnale analogico di ampiezza corrispondente. Si noti come anche in questo caso per variare la frequenza del segnale in uscita sia sufficiente modificare il segnale di ingresso.

Questa tecnica, benché sia di semplice progettazione e permetta di variare la frequenza molto velocemente, presenta problemi maggiori rispetto a un PLL per quanto riguarda il rumore di fase, a causa dell'errore di quantizzazione dovuto all'assenza di un oscillatore vero e proprio. Per questo motivo i circuiti DDS non sono adatti per l'impiego come sintetizzatori ad alta frequenza.

Spesso viene quindi usata una tecnica mista DDS-PLL. Il circuito DDS si usa per creare un segnale sinusoidale a frequenza non molto elevata, ma in grado di seguire variazioni dell'ingresso molto rapide. L'uscita del DDS viene poi miscelata con un segnale ad alta frequenza proveniente da un PLL, ottenendo un segnale a una frequenza pari alla somma di quelle dei due segnali. In questo modo si ottiene una soluzione intermedia tra un PLL puro, a risposta più lenta ma spettralmente più precisa, e un circuito DDS puro, più responsivo ma con un rumore di fase più elevato.

Note[modifica | modifica sorgente]

  1. ^ Si veda Best, op. cit., pag. 5-6.
  2. ^ a b c d Si veda Lee, op. cit., pag. 438-440.
  3. ^ Si veda de Bellescize, op. cit..
  4. ^ Riguardo all'utilizzo dei PLL nella televisione (standard americano NTSC), , op. cit..
  5. ^ Riguardo alla storia del PLL, van Roon, op. cit..
  6. ^ Si veda Grebene, op. cit..
  7. ^ Il datasheet di tale circuito è ottenibile da , op. cit..
  8. ^ Ad esempio, se il comparatore di fase è un mixer analogico, è necessario eliminare la frequenza doppia generata.
  9. ^ Si veda Best, op. cit., pag. 3-4.
  10. ^ Si veda Banerjee, op. cit., pag. 57-61.
  11. ^ Si veda John G. Webster, The Measurement, Instrumentation and Sensors Handbook, Springer, 1999, pp. 19-15, ISBN 3-540-64830-5..
  12. ^ Yunfeng Wang, et al., Design a 4GHz PLL for wireless receiver in 7th International Conference on ASIC, ottobre 2007, pp. 315-318, DOI:10.1109/ICASIC.2007.4415630.
  13. ^ B. Memmler, et al., New fast-lock PLL for mobile GSM GPRS applications in Proceedings of the 26th European Solid-State Circuits Conference, settembre 2000, pp. 468-471.
  14. ^ Wei Huang, et al., PLL performance of DS-CDMA systems in the presence of phase noise,multiuser interference, and additive Gaussian noise in IEEE Transactions on Communications, vol. 46, nº 11, novembre 1998, pp. 1507-1515, DOI:10.1109/26.729395.
  15. ^ Si veda Banerjee, op. cit., pag. 10-11.
  16. ^ Si veda Banerjee, op. cit., pag. 62.
  17. ^ Si veda Dally, op. cit., pag. 451.
  18. ^ Si veda Horowitz, op. cit..
  19. ^ Si veda Deok-Soo, op. cit..
  20. ^ Alan B. Grebene, An Integrated Frequency-Selective AM/FM Demodulator in IEEE Transactions on Broadcast and Television Receivers, BTR-17, nº 2, maggio 1971, pp. 71-80, DOI:10.1109/TBTR1.1971.299560.
  21. ^ M. O. Sonnaillon, et al., High-Frequency Digital Lock-In Amplifier Using Random Sampling in IEEE Transactions on Instrumentation and Measurement, vol. 57, nº 3, marzo 2008, pp. 616-621, DOI:10.1109/TIM.2007.911584.
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  25. ^ Si veda Lee, op. cit., pag. 442.
  26. ^ Si veda Razavi, op. cit., pag. 250-251.
  27. ^ Si veda Best, op. cit., pag. 16-19.
  28. ^ Si veda Best, op. cit., pag. 20.
  29. ^ In altri testi, come Lee, op. cit., pag. 456, tale flip-flop è chiamato set-reset (S-R).
  30. ^ Si veda Razavi, op. cit., pag. 249-250.
  31. ^ Si veda Banerjee, op. cit., cap. 34.
  32. ^ Si veda Lee, op. cit., pag. 635.
  33. ^ Si veda Razavi, op. cit., pag. 18.
  34. ^ Si veda Banerjee, op. cit., cap. 5.
  35. ^ Si veda Banerjee, op. cit., cap. 6.
  36. ^ Si veda Banerjee, op. cit., cap. 9.
  37. ^ Lee, op. cit., pag. 442-444.
  38. ^ Si veda Razavi, op. cit., pag. 255-256.
  39. ^ Si veda Razavi, op. cit., pag. 256-258.
  40. ^ Ad esempio, , op. cit. contiene un tool automatico che calcola i parametri di un PLL del terzo ordine.
  41. ^ Per maggiori informazioni si veda Banerjee, op. cit., sezione PLL design.
  42. ^ Si veda Gardner, op. cit..
  43. ^ Si veda Banerjee, op. cit., pag. 23.
  44. ^ Si veda Banerjee, op. cit., pag. 328.
  45. ^ Per verificarlo, è sufficiente tracciare il luogo delle radici.
  46. ^ Si veda Razavi, op. cit., pag. 262-265.
  47. ^ Si veda Razavi, op. cit., pag. 265.
  48. ^ Si veda Gardner, op. cit., cap. 5.
  49. ^ Si veda Banerjee, op. cit., cap. 14.
  50. ^ Si veda Razavi, op. cit., pag.266-268.
  51. ^ Ciò è possibile solo perché nel modello lineare del PLL non si è considerata la tensione come uscita del VCO, ma la fase.
  52. ^ Si veda Razavi, op. cit., pag.285-289.
  53. ^ Si veda Lee, op. cit., pag. 523-524.

Bibliografia[modifica | modifica sorgente]

Pubblicazioni[modifica | modifica sorgente]

  • (FR) Henri de Bellescize, La Réception Synchrone in L'Onde Électrique, vol. 11, giugno 1932, pp. 230-­240.
  • (EN) Alan B. Grebene, Camenzind Hans R., Phase Locking As A New Approach For Tuned Integrated Circuits in ISSCC Digest of Technical Papers, febbraio 1969, pp. 100-101.
  • (EN) Floyd M. Gardner, Charge-Pump Phase-Lock Loops in IEEE Transactions on Communications, vol. 28, nº 11, novembre 1980, pp. 1849-1858, ISSN 0090-6778.
  • (EN) Kim Deok-Soo, Deog-Kyoon Jeong, A spread spectrum clock generation PLL with dual-tone modulation profile in Symposium on VLSI Circuits, giugno 2005, pp. 96-99, DOI:10.1109/VLSIC.2005.1469342.

Libri[modifica | modifica sorgente]

  • (EN) Jacob Klapper, John T. Frankle, Phase-Locked and Frequency-Feedback Systems, New York, Academic Press, 1972, ISBN 0-12-410850-4.
  • (EN) Floyd M. Gardner, Phaselock Techniques, New York, John Wiley & Sons, 1979, ISBN 0-471-04294-3.
  • (EN) Dan H. Wolaver, Phase-Locked Loop Circuit Design, Englewood Cliffs, Prentice Hall, 1991, ISBN 0-13-662743-9.
  • (EN) Richard C. Dorf, The Electrical Engineering Handbook, Boca Raton, CRC Press, 1993, ISBN 0-8493-0185-8.
  • (EN) Jacob Millman, Grabel, Arvin, Microelectronics: Digital and Analog Circuits and Systems, Boca Raton, McGraw Hill Higher Education, 1 ottobre 1988, ISBN 0-07-100596-X.
  • (EN) Behzad Razavi, Monolithic Phase-locked Loops and Clock Recovery Circuits: Theory and Design, New York, John Wiley and Sons, 1996, ISBN 0-7803-1149-3.
  • (EN) William J. Dally, John W. Poulton, Digital Systems Engineering, Cambridge, Cambridge University Press, 1998, ISBN 0-521-59292-5.
  • (EN) William F. Egan, Phase-Lock Basics, New York, John Wiley & Sons, 1998, ISBN 0-471-24261-6.
  • (EN) Behzad Razavi, RF Microelectronics, Upper Saddle River, Prentice Hall, 1998, ISBN 0-13-887571-5.
  • (EN) William F. Egan, Frequency Synthesis by Phase Lock, New York, John Wiley & Sons, 2000, ISBN 0-471-32104-4.
  • (EN) Thomas H. Lee, Design of CMOS Radio-Frequency Integrated Circuits, Cambridge, Cambridge University Press, 2004, ISBN 0-521-83539-9.
  • (EN) Roland E. Best, Phase-locked loops: design, simulation, and applications, New York, McGraw-Hill, 2007, ISBN 0-07-149375-1.

Voci correlate[modifica | modifica sorgente]

Altri progetti[modifica | modifica sorgente]

Collegamenti esterni[modifica | modifica sorgente]

Descrizioni generali[modifica | modifica sorgente]

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Progettazione[modifica | modifica sorgente]

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