Beckton
Beckton (conosciuto anche come Nehalem-EX) sarà la futura evoluzione del processore Intel Xeon MP per sistemi a più vie, e andrà a sostituire i core Tigerton e Dunnington (questi ultimi infatti sono rimasti sul mercato parallelamente). Dovrebbe arrivare sui mercati all'inizio del 2010 e sarà basato sull'architettura Nehalem, successiva all'Intel Core Microarchitecture, originariamente introdotta nella gamma Xeon MP proprio da Tigerton nel corso del 2007.
Caratteristiche tecniche[modifica | modifica wikitesto]
Processo produttivo[modifica | modifica wikitesto]
Si tratterà della prima CPU Intel a 8 core e verrà costruita con processo produttivo a 45 nm, mediante un approccio produttivo di tipo "ibrido": verranno infatti uniti 2 die a 4 core, ognuno realizzato mediante approccio a Die Monolitico, in un unico package, mediante approccio a Die Doppio.
La dotazione di cache non è ancora completamente chiara: secondo le attuali notizie, è prevista la presenza di 4 cache L2 (di dimensione al momento ignota), ciascuna condivisa da ogni coppia di core, e la presenza di un'ulteriore cache di terzo livello con dimensioni variabili che potrebbe raggiungere addirittura i 24 MB portando il numero di transistor di Beckton a ben 2,3 miliardi; se la dimensione e le caratteristiche della cache L3 sono ormai praticamente certe, rimane il dubbio proprio sulle L2 che se fossero effettivamente condivise tra ciascuna coppia di core porterebbero ad nuovo approccio rispetto a quanto fatto per gli altri processori basati sulla nuova architettura.
Come previsto dall'architettura Nehalem, il bus non sarà più quello Quad Pumped, introdotto da Intel con il primo Pentium 4 Willamette e mantenuto fino agli ultimi esponenti dell'architettura "Core", ma il nuovo Intel QuickPath Interconnect, analogo all'HyperTransport di AMD. A differenza di quanto avverrà nel core Gainestown per gli Xeon DP per sistemi biprocessore però, in Beckton dovrebbero trovar posto ben 4 collegamenti QPI.
L'ispirazione da parte di Intel nei confronti di quanto fatto da AMD nel corso degli ultimi anni, non si limiterà al nuovo BUS seriale. È prevista infatti l'integrazione del controller della memoria RAM, che in Beckton sarà Quad Channel (a 4 canali) e supporterà memorie FB-DIMM 2 (ma non è escluso il supporto alle memorie DDR3 più economiche).
I consumi dovrebbero essere variabili a seconda delle versioni; al momento sono previste 3 fasce, corrispondenti a consumi di 90 W, 105 W e 130 W, mentre per quanto riguarda il socket, esso dovrebbe essere il nuovo LGA 1567.
Sfruttamento della cache di ultimo livello[modifica | modifica wikitesto]
Nei processori dual core e multi core si pone il problema di come sfruttare la grande dotazione di cache di ultimo livello e come gestirne l'accesso da parte dei vari core. L'approccio a die monolitico cui si è accennato poco sopra è solo uno degli approcci possibili nella realizzazione, e ognuno di questi comporta pro e contro relativamente ai metodi di fruizione di questa preziosa memoria aggiuntiva. Buona parte di questi aspetti è evidenziata nella voce Dual core (gestione della cache), in cui si fa riferimento anche ad altri processori che sfruttano i differenti approcci.
Importanti considerazioni sul consumo dichiarato[modifica | modifica wikitesto]
È importante sottolineare che per fare un confronto tra i consumi di queste nuove soluzioni con quelle che le stanno precedendo sul mercato, è necessario considerare che nella stima del consumo del nuovo core viene incluso anche quello legato alle funzioni che un tempo erano demandate al northbridge del chipset. Di conseguenza, il consumo sopraccitato, simile a quello dichiarato per il predecessore di Beckton (che tra l'altro contiene la metà dei core), è in realtà più basso se confrontato con la somma tra il consumo di Tigerton e quello del northbridge del chipset.
Tecnologie implementate[modifica | modifica wikitesto]
Oltre alle ormai scontate istruzioni MMX, SSE, SSE2, SSE3, EM64T e XD-bit, verrà implementato anche l'intero set di istruzioni SSE4. A fine 2007 con i primi processori a 45 nm (basati però su architettura "Core") Intel ha già iniziato l'introduzione di queste nuove istruzioni ma si è limitata a 47 istruzioni sulle 54 previste dal set SSE4 completo, e per questo motivo il produttore indica questa prima implementazione, limitata, come SSE4.1 (dove .1 indica la prima versione); in tutti i processori basati sull'architettura Nehalem invece, verrà integrato l'intero set delle istruzioni, indicato come SSE4.2.
Non mancheranno ovviamente la tecnologia di virtualizzazione Vanderpool e quella di risparmio energetico SpeedStep, che nelle nuove CPU vanterà decisi miglioramenti; grazie alla nuova tecnologia Power Gate infatti, Beckton sarà in grado di rallentare e accelerare la frequenza di ogni core (o forse di ogni "coppia" di core) individualmente a seconda della specifica occupazione e arrivare addirittura allo "spegnimento" di quelle aree della CPU che risulteranno inutilizzate, forse addirittura gli interi core, riducendone il voltaggio a zero, e non limitandosi a diminuirne le richieste energetiche. Non è ancora dato sapere se a questa tecnologia se ne unirà anche un'altra esattamente duale, chiamata Intel Turbo Mode (che invece sarà presente nella controparte DP Gainestown) che è in sostanza il nuovo nome della Intel Dynamic Acceleration già vista nei Core 2 Duo Merom e Penryn alla base delle piattaforme Centrino Duo Santa Rosa e Centrino 2 Montevina. La nuova architettura Nehalem porterà tale tecnologia in tutti i settori di mercato e grazie ad essa sarà possibile aumentare il clock dei soli core utilizzati in modo da velocizzare l'elaborazione di quelle particolari applicazioni che non sono in grado di sfruttare adeguatamente un processore multi core. Avendo meno core attivi, consente infatti di aumentare il clock (e quindi il consumo) dei core rimanenti senza eccedere le specifiche della CPU stessa.
Anche la gestione del calore dissipato vedrà importanti miglioramenti: a differenza di quanto avviene nei processori precedenti, che al raggiungimento di una certa temperatura abbassano istantaneamente il proprio clock al valore più basso possibile, in Beckton il clock verrà abbassato progressivamente fino al raggiungimento della temperatura adeguata.
È da evidenziare l'implementazione della nuova tecnologia Simultaneous Multi-Threading, evoluzione della vecchia Hyper-Threading (ma basata su principi completamente diversi), ormai abbandonata da parte del produttore statunitense, e in grado di raddoppiare il numero di thread elaborabili dalla CPU. Dato che Beckton avrà 8 core, sarà in grado di gestire ben 16 thread contemporaneamente.
Chipset supportati[modifica | modifica wikitesto]
Beckton verrà abbinato al chipset Boxboro di cui però non sono ancora noti i dettagli. Si tratta probabilmente di una variante del chipset Tylersburg utilizzato nelle piattaforme biprocessore insieme al core Gainestown. Ogni sistema vedrà un chipset Boxboro per ogni coppia di CPU presenti, direttamente collegato ad esse mediante collegamento QPI.
Itanium e Xeon intercambiabili?[modifica | modifica wikitesto]
Per il 2008 i piani di Intel sono quelli di standardizzare l'interfaccia dei processori IA-32 e IA-64 attraverso la "Common Platform Architecture" (CPA), una tecnologia che renderà Itanium e Xeon "intercambiabili".
Ad accompagnare Beckton come primo chip Intel con memory controller integrato sul fronte Xeon, dovrebbe essere Tukwila sul fronte Itanium 2. Tra i moltissimi obiettivi di Intel vi è anche quello di parificare i costi dell'hardware Itanium e Xeon, in questo modo gli utenti avranno la libertà di decidere quale architettura scegliere.
Il successore[modifica | modifica wikitesto]
Al momento Intel non ha ancora annunciato alcun successore per il core Beckton. In ogni caso, secondo la strategia Intel, dovrebbe trattarsi di un processore appartenente alla seconda generazione di CPU basate su architettura Nehalem e prodotto a 32 nm, che al momento viene indicata mediante il nome in codice Westmere.
