Utente:VincenzoX/Sandbox/Keifer
Keifer è il nome in codice di uno studio per una CPU multi core da ben 32 core, il cui sviluppo è stato portato avanti da Intel a partire dal 2006 con l'intento, almeno iniziale, di portare a un prodotto commerciale per il 2010 [1]. In realtà, in seguito non si hanno più avuto conferme in tal senso e quindi non è dato sapere se effettivamente si tradurrà in prodotto reale oppure rimanga un progetto a solo scopo di studio, come del resto avvenuto con il progetto Terascale.
Caratteristiche tecniche[modifica | modifica wikitesto]
Keifer dovrebbe venire costruito mediante il processo produttivo a 32 nm secondo l'approccio a Die Monolitico e potrebbe funzionare ad un clock ridotto, circa i 2/3 di quello utilizzato per i modelli Xeon DP (destinati ai sistemi biprocessore) basati su core Woodcrest (ovvero i modelli in commercio al momento dell'inizio del progetto nel 2006). Se così fosse, tale clock potrebbe essere intorno ai 2 GHz, ma in virtù dei 32 core presenti (e della possibilità teorica di gestire fino a 128 thread simultaneamente, grazie a tecnologie come Simultaneous Multi-Threading), le sue prestazioni potrebbero arrivare ad essere fino a 15 volte maggiori [2].
La presenza di ben 32 core ha lasciato presagire fin da subito che l'architettura di Keifer sia molto differente rispetto a quella degli Xeon DP "tradizionali"; secondo le informazioni rilasciate da Intel, questo processore dovrebbe essere organizzato in 8 nodi composti da 4 core ciascuno. Ogni nodo dovrebbe essere dotato di una cache L2 eslusiva di 512 KB e aver accesso diretto ad una speciale cache di ultimo livello (chiamata da Intel, LLC ovvero "Last Level Cache") di 3 MB. Dato che i nodi dovrebbero essere 8, saranno dunque presenti 8 cache LLC da 3 MB ciascuna, per un totale di 24 MB che potrà essere interamente condivisa tra tutti i nodi (sebbene con prestazioni leggermente inferiori a quelle consentite dall'accesso diretto di ciascun nodo alla propria frazione di cache LLC) mediante una speciale connessione ad anello, simile al Ring BUS utilizzato da ATI Technologies per le sue GPU delle ultime generazioni. Si può inoltre osservare che alcune di queste caratteristiche sono comuni all'architettura Intel x86 di decima generazione, conosciuta come Sandy Bridge e successiva alla Nehalem, sebbene non sia dotata di 32 core, ma "solo" di 8 nelle versioni più potenti.
In una presentazione ai giornalisti avvenuta nel corso del 2006, suscitò una certa curiosità il fatto che Intel non avesse confrontato Keifer a nessun progetto di AMD ma solo al processore UltraSPARC T1 (conosciuto anche come Niagara) prodotto da Sun Microsystems secondo un approccio molto differente da quello utilizzato dalle tradizionali CPU [3]. Si tratta di un approccio che, sembra, è lo stesso di quello che potrebbe utilizzare proprio il processore Keifer, secondo il quale viene privilegiata la parallelizzazione spinta, alle prestazioni del singolo core. Basti pensare che il T1, presentato nel 2005 e costituito da ben 8 core (un record per l'epoca) da 1,2 GHz, era in grado di equilibrare le prestazioni di ben 4 Xeon DP dual core Paxville (predecessore di Woodcrest) da ben 3 GHz, o 2 Xeon DP Woodcrest, consumando solo 72 W.
Anche il controller per la memoria RAM quasi certamente sarebbe integrato in Keifer [4] e per ottenere un buon compromesso tra difficoltà tecniche e prestazioni, dovrebbe venirne integrato uno per ciascun nodo. Il compromesso si riferisce ovviamente alle 2 possibili situazioni estreme, vale a dire un controller per ogni core, che però è molto complesso da realizzare, e un controller unico per l'intera CPU, il quale però quasi certamente verrebbe rapidamente saturato.
Sfruttamento della cache[modifica | modifica wikitesto]
Nei processori dual core e multi core si pone il problema di come sfruttare la grande dotazione di cache L2 e come gestirne l'accesso da parte dei vari core. L'approccio cui si è accennato poco sopra è solo uno degli approcci possibili nella realizzazione, e ognuno di questi comporta pro e contro relativamente ai metodi di fruizione di questa preziosa memoria aggiuntiva. Buona parte di questi aspetti è evidenziata nella voce Dual core (gestione della cache), in cui si fa riferimento anche ad altri processori che sfruttano i differenti approcci.
Quale segmento di mercato per Keifer?[modifica | modifica wikitesto]
Nelle prime presentazioni ai giornalisti avvenute nel corso del 2006, Keifer era stato messo a confronto con alcuni esponenti della famiglia degli Xeon DP e precisamente con i core Woodcrest, Clovertown e Harpertown.
Sebbene non annunciato ufficialmente da Intel, si dubita fortemente che il progetto Keifer possa essere un futuro successore di qualche processore Xeon; sebbene la finestra temporale prevista per il suo arrivo sul mercato possa essere in effetti compatibile con la possibilità che Keifer segua il progetto Gulftown (un processore da 6 core), a causa della sua architettura così radicalmente diversa da quella di tutti i possibili predecessori, sembra molto improbabile che esso possa effettivamente arrivare sul mercato come futura evoluzione di progetti già esistenti. Più probabilmente potrebbe trattarsi di una CPU che si affiancherà agli Xeon tradizionali per offrire un'ottimizzazione specifica in alcuni particolari ambiti di elaborazione, specificatamente ottimizzati per il calcolo parallelo spinto.
Quest'ultima tesi non sarebbe completamente infondata anche alla luce dell'annuncio del progetto Larrabee, una CPU sempre a 32 core, ma costituita da core non x86 pensati per l'elaborazione GPGPU, e che verrà proposta sia come scheda video sia come scheda aggiuntiva per l'esecuzione di calcoli altamente paralleli.
Alcune considerazioni[modifica | modifica wikitesto]
Un approccio modulare alle CPU multi core, oltre ad offrire potenzialmente elevate prestazioni si traduce anche in un buon ritorno economico dal punto di vista della produzione. Dato che la resa produttiva non è mai ideale, un processore che contenesse core difettosi, potrebbe essere venduto come un modello con meno nodi o meno core per nodo; allo stesso modo, se fosse la cache ad evidenziare problemi, potrebbero venir commercializzati modelli dotati di quantitativi di cache inferiori.
Dalle notizie apparse nel 2006 non si hanno più avuto conferme sulla continuazione del progetto Keifer; non è quindi escluso che il progetto sia stato sospeso, ma in ogni caso tutti questi studi servono ai progettisti per sondare nuove possibili strade e tecnologie che potranno poi essere riutilizzate in altri progetti derivati. Un esempio di questo fatto è il progetto Intel Terascale che è solo un prototipo da 80 core per lo studio delle architetture in cui la parallelizzazione viene spinta ai massimi livelli. Terascale non arriverà mai sul mercato, ma il suo sviluppo, insieme a quello di Keifer, sarà certamente utile per le architetture del futuro.
Il successore[modifica | modifica wikitesto]
Non sapendo nemmeno se, e in quale, segmento di mercato possa venir posizionato Keifer, è molto difficile poter prevedere il suo possibile successore. Al momento Intel non ha rilasciato alcuna informazione ufficiale.
Note[modifica | modifica wikitesto]
Voci correlate[modifica | modifica wikitesto]