Delay-locked loop
Il Delay Locked Loop (DLL) è un sistema elettronico non lineare con feedback negativo in grado di generare un certo numero di segnali in uscita sfasati rispetto ad un clock in ingresso. Quest'ultimo, passando attraverso una catena di celle a ritardo variabile (VCDL), viene ritardato fino a che la differenza di fase fra l'ingresso e l'uscita è esattamente un ciclo di clock. Le architetture di un DLL si possono dividere in tre classi: analogica, digitale e mixed.
DLL schema di principio
Architettura analogica[modifica | modifica wikitesto]
L'architettura comprende un Phase Detector (PD), un Charge Pump (CP) e una Voltage Controlled Delay Line (VCDL). Il circuito ha come ingresso un clock di riferimento A e sfrutta la VCDL per ritardare tale segnale e generarne un altro (B) che viene utilizzato per il controllo del ritardo. Il Phase Detector genera un impulso proporzionale alla differenza di fase tra A e B: se A è in anticipo genera UP, se è in ritardo genera DOWN. Il Charge Pump genera una tensione proporzionale all'impulso generato dal Phase Detector. La Voltage Controlled Delay Line è una catena di ritardo controllata dalla tensione. Spesso tra il CP e la VCDL si interpone una capacità di filtro. L'uscita della VCDL è retro-azionata al Phase Detector di modo che esso possa confrontare istante per istante i due segnali. L'uscita seguirà il clock di riferimento fintanto che questi due segnali non saranno sfasati di un ciclo di clock, cioè quando saranno perfettamente in fase.
Phase Detector[modifica | modifica wikitesto]
Il PD è un circuito digitale che ha lo scopo di generare due segnali (chiamati generalmente UP e DOWN) proporzionali alla differenza di fase fra i due clock; se il clock in ingresso è in anticipo rispetto a quello generato dalla VCDL viene generato UP, se è in ritardo DOWN.
Charge Pump[modifica | modifica wikitesto]
Il CP ha il compito di convertire questa differenza di fase in una differenza di tensione; generalmente è costituito da un condensatore e un interruttore in serie.
Voltage Controlled Delay Line[modifica | modifica wikitesto]
La VCDL è una serie di celle a ritardo variabile in tensione; questa tensione è proprio quella in uscita dal CP. Le celle possono essere realizzate tramite due inverter in serie con ritardo di propagazione regolabile in tensione.
Parametri[modifica | modifica wikitesto]
Parametri fondamentali per la scelta del DLL ideale per una specifica applicazione sono:
- Risoluzione: ritardo minimo delle fasi in uscita
- Accuratezza: errore massimo di fase ammesso
- Jitter: non idealità del periodo dei segnali
- Area
- Consumo
- Bit Error Ratio (BER)
- Lose lock time: tempo di aggancio ingresso uscita
- Reiezione al rumore
- Lock range: variazione del ritardo della cella
- Sensibilità all'alimentazione: variazione della fase in corrispondenza di una variazione dell'alimentazione
