Memoria NAND flash: differenze tra le versioni

Da Wikipedia, l'enciclopedia libera.
Vai alla navigazione Vai alla ricerca
Contenuto cancellato Contenuto aggiunto
(Nessuna differenza)

Versione delle 11:42, 7 lug 2023

Un chip da 4GB di memoria NAND Flash

La memoria NAND Flash è un tipo di memoria non volatile a stato solido. In quanto memoria non volatile, un dispositivo NAND Flash è in grado di mantenere in memoria l'informazione anche se gli viene tolta l'alimentazione. Insieme all'architettura NOR, la NAND si costituisce una delle scelte di riferimento per lo sviluppo di memorie Flash. Ad oggi l'archetipo NAND è il più presente sul mercato, trovando largo impiego nel settore dei personal computer, cellulari, tablet, SSD, SD cards e chiavette USB.[1]

La memoria NAND Flash è in grado di essere riscritta e le operazioni di scrittura e cancellazione possono essere effettuate grazie al solo ausilio di segnali elettrici. Si distingue in questo dalle memorie di sola lettura (ROM), che pur essendo non volatili non ammettono la riprogrammazione dell'informazione scritta. Grazie a questa sua caratteristica, la memoria NAND Flash è principalmente impiegata per le attività di memorizzazione di larghi volumi di dati.[1]

La memoria NAND Flash è stata il primo dispositivo elettronico al mondo a superare il trend di scaling planare previsto dalla legge di Moore, introducendo il concetto di elettronica verticale (o elettronica 3D)[2].

Storia

Al principio dell'invenzione delle memorie Flash, ed in particolare delle NAND Flash, vi è l'idea del transistore a floating-gate. Questo dispositivo, progettato all'interno dei Bell Labs nel 1967 da Dawon Kahng e Simon Min Sze, dimostrò da subito le sue potenzialità nell'ambito applicativo delle memorie elettroniche. Fu però all'inizio degli anni ottanta, nei laboratori di Toshiba (ora Kioxia), che Fujio Masuoka e Hisakazu Iizuka[3] gettarono le basi per lo sviluppo di un dispositivo di memorizzazione non volatile capace di supportare le operazioni di programmazione e cancellazione controllate interamente con segnali elettrici. Nel 1984 la prima memoria NOR Flash fu commercializzata, mentre si dovette aspettare fino al 1987 per vedere il lancio sul mercato del primo prodotto NAND Flash. In quegli anni il tipico taglio di memoria non volatile spaziava da 4 a 16Mbit e la principale tecnologia di storage era quella a dischi magnetici.[4]

Negli anni successivi le memorie NAND Flash vissero uno sviluppo estremamente veloce: alla fine del millennio la capacità di memorizzazione di questi dispositivi a stato solido aveva raggiunto uno standard di 256Mbit, i dispositivi erano stati resi compatibili con la nuova logica a 3.3V (rispetto a quella a 5V inizialmente presente) e nuovi processi produttivi erano stati sviluppati per porre le basi della futura evoluzione tecnologica.[4]

Nel frattempo il mercato globale delle memorie NAND Flash si stava popolando di produttori, molti dei quali tutt'oggi presenti. Tra questi si ricordano Micron Technology, Samsung, SK Hynix, Intel, Western Digital e la joint venture dell'italo-francese STMicroelectronics e Intel Numonyx (ora parte di Micron Technology).[5]

Le memorie Flash continuarono negli anni la loro evoluzione, riuscendo a strappare sempre più mercato alla più consolidata tecnologia HDD. Ad oggi, le memorie Flash rappresentano una grossa fetta dei dispositivi di storage per uso consumer ed aziendale, avendo ridotto di molto il mercato degli HDD.[6]

Nel 2007 viene proposto il concetto di memoria NAND verticale (3D NAND, VNAND) mentre il 2010 vede il primo dispositivo a scaling verticale approdare sul mercato[4]. Nel 2020 Micron lancia sul mercato la prima memoria NAND Flash a 176 piani[7] e nel 2023 la stessa Micron è la prima ad annunciare un dispositivo a 232 piani[8].

Descrizione e funzionamento

Il seguente paragrafo ha lo scopo di introdurre alla fondamentale unità costitutiva della memoria NAND Flash: il transistore a floating-gate. Una volta compreso il funzionamento alla base della singola unità di memorizzazione, verrà discusso di come queste possano essere connesse elettricamente per formare un dispositivo in grado di memorizzare larghi volumi di dati. Segue poi una breve discussione sulle operazioni basilari di lettura, programmazione e cancellazione.

Il transistore a floating-gate

Lo stesso argomento in dettaglio: Floating Gate MOSFET.
Schema di un transistore a floating-gate. Si noti la presenza dell'isola metallica immersa nel dielettrico di gate.

Il dispositivo alla base di una matrice di memoria NAND Flash, ed in generale di ogni memoria Flash, è il transistore a floating-gate. Questo dispositivo è nei fatti molto simile ad un normale MOSFET, con la differenza che all'interno del dielettrico d'isolamento (tipicamente silice, ) tra il contatto di gate ed il canale in silicio viene cresciuta un'isola metallica, tipicamente costituita da un metallo o da uno strato di silicio policristallino degenere. Tale isola, priva di un collegamento elettrico diretto, si trova sempre in uno stato di alta impedenza e, per tale ragione, viene definita flottante (da cui il nome floating-gate transistor).[3][9][10]

Questo dispositivo è naturalmente adatto per applicazioni di memorizzazione. Il funzionamento è del tutto identico a quello di un normale transistore MOS, con la peculiarità di poter modificare la tensione di soglia iniettando o rimuovendo carica dalla floating-gate. Tali operazioni, dette rispettivamente di programmazione e cancellazione, sono non-distruttive per il dispositivo e permettono quindi l'operazione del transistore come unità di memoria riprogrammabile. In tal senso, l'informazione logica viene rappresentata dal valore di : nel caso più semplice è possibile rappresentare un singolo bit associando al valore logico 1 lo stato fisico di "soglia bassa" ed al valore 0 lo stato fisico di "soglia alta". La soglia viene valutata in fase di lettura del bit polarizzando il transistore con una tensione alla gate accessibile, detta anche control-gate, più alta della soglia rappresentante il bit 1 e minore della rappresentante il bit 0. In questo modo i due stati possono essere distinti valutando la corrente che è in grado di scorrere da drain a source (se alta si leggerà 1, se bassa 0).[11]

Architettura di una memoria NAND Flash

Schema di un blocco di memoria NAND Flash. I riquadri evidenziano le strutture costitutive di base, tra cui la singola cella, la stringa e la wordline.

L'architettura di un array di memoria NAND Flash è facilmente partizionabile considerando i collegamenti elettrici delle singole unità di memorizzazione. Alla base dell'array vi è la singola unità di memoria, fisicamente descritta da un transistore a floating-gate. La connessione in serie dei canali dei transistori floating-gate definisce una stringa di memoria. La connessione in parallelo dei contatti di gate dei transistori definisce invece un piano di memoria, spesso chiamato wordline. L'insieme di un gruppo di stringhe connesse in parallelo alla stessa sourceline definisce un blocco di memoria. Si noti che oltre alle singole unità di memorizzazione l'array NAND Flash necessità di ulteriori componenti. Nella fattispecie, ogni stringa di memoria si caratterizza per la presenza di due transistori di selezione all'inizio ed alla fine della stringa stessa, spesso definiti SSL (Selector Souce Line) e SDL (Selector Drain Line). Questi, tipicamente realizzati con una geometria meno scalata rispetto alle singole celle di memoria, hanno il compito di connettere o sconnettere la stringa dalle linee di bitline e di sourceline, di modo da permettere selettività nelle operazioni svolte. Mentre i selettori di drain sono indirizzabili singolarmente, i selettori di source hanno le gate connesse in parallelo all'interno di tutto il blocco.[12]

Una singola pagina di memoria è generalmente in grado di memorizzare dagli 8kB ai 16kB di informazione. Una stringa connette invece in serie un numero di celle di memoria variabile tra le 256 e le 1024. Nel complesso un blocco di memoria è in grado di mantenere da 2MB a 16MB di informazione memorizzata.[13]

Un dispositivo commerciale è costituito da un gran numero di blocchi, molti dei quali contribuiscono a raggiungere il taglio di memoria nominale del dispositivo ed alcuni adibiti a fare da scorta in caso di malfunzionamento dei blocchi inizialmente assegnati alla funzione di storage.[14]

Oltre alla componentistica legata in maniera specifica alla funzione di memorizzazione, un dispositivo NAND Flash presenta al suo interno altri componenti ausiliari al funzionamento dello stesso. Tra questi vi sono un microcontrollore per la gestione delle operazioni, dei decoder di riga e colonna necessari all'indirizzamento delle operazioni, la circuiteria ausiliaria alla lettura e la circuiteria necessaria a produrre le alte tensioni necessarie alle operazioni di programmazione e cancellazione.[15]

Lettura

Una memoria NAND Flash è in grado di parallelizzare l'operazione di lettura su un'intera pagina del blocco di memoria selezionato. Per semplicità, ci si limiterà nel seguito a descrivere l'operazione di lettura di una singola stringa di memoria.

Per poter leggere il bit memorizzato in una data cella è necessario testarne la tensione di soglia. Per far ciò, tutta la stringa ad eccezione della cella selezionata viene polarizzata ad una tensione di pass più alta rispetto alla più alta programmata. In questo modo la stringa si comporta come una cascata di transistori operati in regime di pass-transistor ad esclusione della cella in lettura. La cella in lettura viene polarizzata con una tensione alla sua gate maggiore rispetto alla cancellata ma minore di quella programmata. A questo punto, tenendo il contatto di source a massa ed i selettori di source e drain accesi, viene valutata la capacità della stringa di condurre corrente idealmente attraverso un'opportuna tensione positiva imposta alla bitline. Se la corrente letta risulta sufficientemente alta, ovvero se la tensione di gate alla cella selezionata è sufficientemente alta da accenderla, il bit verrà letto come 1 (stato cancellato), altrimenti come 0. In realtà, per ragioni di semplicità e di costo d'integrazione, la stringa non viene letta direttamente forzando una tensione alla bitline e leggendo la risultante corrente, ma viene sfruttata la capacità parassita della metallizzazione di bitline per integrare la corrente e leggerla successivamente attraverso un latch.[15]

Schema di tensioni utilizzato per polarizzare una stringa di memoria NAND Flash durante le operazioni di a) lettura, b) programmazione e c) cancellazione.

Programmazione

Come per l'operazione di lettura, anche l'operazione di programmazione è tipicamente parallelizzata su un'intera pagina di memoria. La programmazione delle memorie NAND Flash sfrutta il processo di tunneling Fowler-Nordheim[16][17] per iniettare elettroni all'interno della floating-gate della cella in programmazione. Per far si che il processo di tunneling sia efficace, è necessario sviluppare un campo elettrico sufficientemente intenso lungo lo stack di gate del transistore. Questo viene realizzato portando a massa il contatto di body dei transistori (direttamente connesso alla p-well del wafer sul quale è stata processata la memoria) e alzando il potenziale alla control-gate della cella in programmazione a . Il contatto di source viene tenuto alla tensione di alimentazione logica della memoria , con il selettore adiacente spento. La bitline viene tenuta a massa mentre il resto della struttura viene polarizzato a di modo da permettere che la corrente di programmazione veda una linea a bassa resistenza dalla bitline fino alla cella selezionata. Poiché l'operazione di programmazione avviene in parallelo, è necessario poter scegliere quali celle della wordline vengano effettivamente programmate e quali no. La selettività su singola cella è ottenuta attraverso l'inibizione stessa dell'operazione di programmazione per quelle celle che devono rimanere cancellate: per far ciò, la bitline associata a tali stringhe viene portata a , questo fa sì che la stringa risulti nel complesso in uno stato ad alta impedenza che accoppia capacitivamente il canale dei transistori con le rispettive control-gate, abbassando fortemente il campo sviluppato e impedendo il processo di tunneling.[18]

L'operazione di programmazione non viene solitamente fatta imponendo una tensione costante alla cella selezionata, bensì sfruttando il cosiddetto algoritmo ISPP (Incremental Step Pulse Programming). Questo consiste nell'applicazione ripetuta di impulsi di ampiezza crescente alla cella selezionata. Ogni impulso differisce dal precedente per un incremento , detto passo di programmazione. Dopo ogni impulso un'operazione del tutto simile alla lettura, detta verify, viene fatta sulle celle programmate: se il livello di soglia programmato supera un valore prestabilito, detto di program-verify, la programmazione per la data cella viene inibita. Questo permette di piazzare le soglie di tutti i transistori della pagina con una buona uniformità, superando il limite di risposta dato dalla variabilità tra celle imposto dal processo produttivo. Le distribuzioni di soglia programmata che idealmente si ottengono dall'applicazione dell'algoritmo di ISPP sono uniformi e larghe .[19][20]

Cancellazione

L'operazione di cancellazione, al contrario della lettura e della programmazione, può essere fatta unicamente per blocchi. Il motivo risiede nel fatto che viene sfruttata la possibilità di polarizzare il contatto di body dei transistori, che è comune a tutte le celle di memoria che condividono lo stesso blocco. Così come per la programmazione, la cancellazione avviene per tunneling Fowler-Nordheim. La polarizzazione è nel complesso simile a quella imposta durante la programmazione, chiaramente con un'inversione dei segni delle tensioni applicate in quanto il processo di tunneling ha per obiettivo l'estrazione della carica immagazzinata nella floating-gate. Nel complesso ci si ritrova con tutte le celle di memoria che vedono la loro control-gate portata a massa, con selettori, bitline e sourceline lasciati in uno stato di alta impedenza. Il contatto alla p-well viene invece portato alla tensione , che permette lo sviluppo del campo elettrico necessario al processo di tunneling. Al contrario dell'operazione di programmazione, la cancellazione viene eseguita a tensione costante, il che porta tipicamente ad avere distribuzioni di tensioni di soglia cancellate ben più larghe rispetto a quelle programmate.[18]

Mentre le operazioni di lettura e programmazione sono rimaste, ad oggi, quasi del tutto invariate anche sulle più recenti architetture di memoria NAND Flash, come ad esempio l'architettura con sviluppo verticale 3D-NAND, l'operazione di cancellazione ha subito forti modifiche nel tempo, mutuate dal fatto che i moderni dispositivi 3D non permettono di accede direttamente al contatto di body dei transistori di memoria.[21]

Tipologie di memoria NAND Flash

Diagramma schematico di confronto tra le distribuzioni dei livelli logici per una memoria NAND Flash a funzionamento SLC, MLC e TLC.

Le più comuni tipologie di memoria NAND Flash vengono differenziate in base al numero di bit logici che è possibile memorizzare per singola unità fisica. Tra queste figurano le sigle SLC (Single-Level Cell, 1 bit/cella), MLC (Multi-Level Cell, 2 bit/cella) e TLC (Triple-Level Cell, 3 bit/cella)[22]. Recentemente sono apparse sul mercato soluzioni QLC (Quad-Level Cell, 4 bit/cella) e nell'ambito della ricerca sono state dimostrate memorie capaci di immagazzinare fino a 6 bit/cella[23][24] e 7 bit/cella[25][24].

Alla base della possibilità di rappresentare più di un singolo bit logico per cella vi è l'idea di suddividere la finestra di tensioni di soglia disponibili in più di due regioni. Così facendo, è possibile memorizzare bit per cella suddividendo la finestra di in regioni, ognuna delle quali rappresenta un livello logico di programmazione. Ad ogni livello logico viene così associato un codice binario di bit, che saranno i bit memorizzati dalla singola cella. L'associazione della specifica ennupla al livello logico è tipicamente fatta seguendo un codice Gray per minimizzare al più ad un bit i possibili errori di lettura che possono accadere durante il funzionamento del dispositivo. Il livello cancellato, cioè quello rappresentato dalla tensione di soglia più bassa, è tipicamente associato alla ennupla di bit composta da soli 1.[22]

La rappresentazione di più di un bit rallenta l'operazione di lettura della singola cella, poiché per bits memorizzati nel singolo transistore sono necessarie singole operazioni di lettura. Oltre a ciò, la stessa operazione di programmazione viene rallentata tanto più sono i bit memorizzati per singola cella, poiché la maggiore precisione necessaria al posizionamento della impone un rallentamento dell'algoritmo di programmazione o l'impiego di metodi più raffinati per eseguire la stessa operazione.[22]

Ad oggi sul mercato sono ancora presenti tutte le tipologie di NAND Flash sopra descritte, le quali trovano impiego in diversi settori a seconda dei loro punti di forza e delle necessità dell'utilizzatore. Un confronto delle caratteristiche specifiche delle tipologie di NAND Flash è qui riportato:[22]

  • SLC: sono le memorie con le migliori performance in termini di endurance, con un funzionamento garantito fino ai 100'000 cicli di programmazione/cancellazione. Data la loro relativa semplicità, le operazioni di lettura e programmazione sono estremamente veloci. A parità di taglio di memoria rappresentano la tipologia di NAND Flash più costosa a causa della bassa densità di bit memorizzati per numero di transistori fisici. Ad oggi non trovano largo impiego nel mercato consumer ma vengono impiegate principalmente nei settori in cui è necessaria un'alta affidabilità ed un mantenimento delle performance per periodi molto lunghi, come nel caso di applicazioni server.
  • MLC: data la maggior capacità di memorizzazione a parità di transistor fisici per chip, le memorie NAND Flash MLC possono essere trovate sul mercato in tagli di memoria più grandi rispetto alla controparte SLC. Per lo stesso motivo, a parità di tagli di memoria, i dispositivi MLC sono generalmente più economici. Sono caratterizzati da un buon compromesso tra le performance di endurance (tipicamente sono garantiti fino a 10'000 cicli di programmazione/cancellazione), prezzo e performance. L'impiego tipico è nel mercato consumer.
  • TLC: con un maggior numero di bit memorizzati per cella, i dispositivi TLC si contraddistinguono per un costo ridotto e una maggiore capacità di memoria. Tuttavia, ciò ha effetti negativi sulle prestazioni e sull'endurance, la quale si riduce a solo 3.000 cicli di programmazione/cancellazione garantiti. I dispositivi TLC vengono spesso impiegati come nel mercato consumer quando sono necessari grossi tagli di memoria a prezzi contenuti.

Scaling

a) trend di scaling della minima dimensione litografica di processo. b) trend di scaling del parametro GBSD.

Questa sezione si occupa di illustrare il trend di miniaturizzazione che i dispositivi NAND Flash hanno seguito negli anni, a partire dal loro ingresso nel mercato di massa ad inizio anni 2000 fino ad oggi. Per poter discutere la miniaturizzazione di questo tipo di dispositivi è utile introdurre due figure di merito tipicamente impiegate nell'ambito dei dispositivi elettronici e, nello specifico, delle memorie elettroniche. Queste sono la dimensione minima del processo produttivo , che corrisponde alla minima dimensione lineare che è possibile realizzare attraverso i processi di pattern litografici a disposizione del produttore, e il cosiddetto GBSD (Gross Bit Storage Density), ovvero il rapporto tra la capacità di memorizzazione di un dato dispositivo (espressa in Byte) e l'area totale occupata sul wafer di silicio (espressa in millimetri quadri).[26]

Si discuterà prima il trend di miniaturizzazione seguito fino al 2015. Dal 2015 in poi il mercato è stato dominato dai dispositivi ad integrazione verticale. Lo scaling dei dispositivi 3D-NAND verrà discusso in una sezione dedicata, introducendo anche le motivazioni che hanno portato all'introduzione sul mercato di tali dispositivi.[26]

Così come la maggior parte dei dispositivi elettronici, anche le memorie NAND Flash hanno cercato di seguire lo scaling imposto dalla legge di Moore. Tale legge, che afferma il raddoppio del numero di transistori presenti per singolo chip ogni due anni, impone una riduzione di un fattore sulla dimensione minima litografica da raggiungere a cadenza biennale. I dati storici dei maggiori produttori di memorie NAND Flash mostrano come tale tendenza sia stata sostanzialmente rispettata rigorosamente fino al 2015[26].

La riduzione della minima dimensione litografica ha permesso il costante aumento del numero di celle di memoria integrabili sullo stesso chip, portando ad un conseguente aumento della capacità di memorizzazione a parità di area occupata. Ciò si traduce in una tendenza crescente del GBSD con l'avanzare degli anni, il quale mostra all'incirca un raddoppio per ogni biennio.[26]

La svolta verso un'architettura verticale

Il 2015 segna l'anno di svolta per i dispositivi NAND Flash. Nella fattispecie, questo è l'anno in cui il mercato ha massivamente adottato i dispositivi verticalmente integrati come principale veicolo per i successivi sviluppi tecnologici[26]. Le ragioni storiche dietro a tale scelta sono da ricercarsi nella difficoltà che si era ormai raggiunta sugli ultimi nodi planari decananometrici nel mantenere gli standard di affidabilità sopra le soglie di accettazione di mercato. La ragione fisica sottostante tali difficoltà risiede nell'esacerbazione estrema dell'impatto dei fenomeni di singolo elettrone (rumore di programmazione, RTN, ecc.) sulle operazioni basilari della matrice di memoria.[26]

L'integrazione verticale ha permesso di mantenere il trend di crescita del GBSD costante fino agli anni più recenti, dando però la possibilità ai produttori di rilassare fortemente le dimensioni fisiche delle singole celle di memoria e consentendo in tal senso di tenere maggiormente sotto controllo i fenomeni di singolo elettrone.[26]

La memoria 3D NAND Flash

A sinistra lo spaccato di una stringa VNAND che sottolinea la composizione tipica dello stack di gate. A destra, invece, viene mostrata l'architettura di una singola stringa di memoria.

Nonostante in linea di principio il funzionamento della memoria NAND Flash non sia cambiato a seguito della transizione verso i dispositivi ad integrazione verticale, il processo di produzione e l'architettura fisica del dispositivo hanno subito grosse modifiche per potersi adattare a tale cambiamento. Pur considerando le molte proposte avanzate agli albori di questa tecnologia, si procederà nel seguito a descrivere l'architettura che su tutte ha raggiunto il maggior consenso ed il maggior successo dal punto di vista implementativo: l'architettura a transistore GAA (Gate-All-Around) charge-trap.[27]

Il blocco costitutivo fondamentale rimane un transistore capace di modulare in maniera non distruttiva la sua tensione di soglia. L'architettura GAA impone però che questo si sviluppi in simmetria cilindrica, con uno sviluppo concentrico dello stack di gate. Questo permette il miglior controllo elettrostatico del canale ottenibile su un comune transistore MOS. Il layer di storage non è più costituito da un'isola a carattere metallico flottante all'interno del dielettrico di gate bensì da uno strato di materiale ricco di difetti (tipicamente un nitruro di silicio). L'archetipo di cella, ovvero il transistore charge-trap, era stato commercializzato anni prima, nel 2002, da AMD e Fujitsu attraverso lo spin-off congiunto Spansion.[28] Le celle sono sviluppate una sull'altra e condividono un layer di storage comune a tutti i transistori della stessa stringa. Benchè questo porti a delle complicazioni del punto di vista affidabilistico, ciò non costituisce un problema per il funzionamento del dispositivo: mentre in un metallo la carica tende a delocallizzarsi su tutto il volume del materiale, nel nitruro di storage questa viene intrappolata in regioni confinate (le trappole). Il contributo della carica intrappolata in un difetto localizzato modifica quindi l'elettrostatica della sola regione attigua, il che permette di continuare a controllare le celle singolarmente e con selettività.[27]

Un'altra grande differenza rispetto alla controparte planare risiede nel materiale costitutivo del canale. Pur rimanendo silicio, le limitazioni processuali non permettono che questo venga cresciuto in fase completamente cristallina, ma al più in fase policristallina. Questo impatta non soltanto i meccanismi di conduzione di carica nel canale, i quali non sono più regolati da processi di deriva/diffusione ma dall'emissione termionica ai bordi dei grani monocristallini[29], ma introduce anche una densità di difetti che ha svariate ripercussioni dal punto di vista affidabilistico[30].

La terza maggiore differenza risiede nell'impossibilità di accedere alla p-well del wafer, privando così la stringa dell'accesso ad un reservoir di lacune. Il canale dei transistori risulta infatti non direttamente accessibile ed elettricamente scollegato dal wafer di partenza. Ciò impossibilita l'operazione di cancellazione così come veniva eseguita sulle NAND Flash planari. La soluzione che si è scelti di adottare è stata quella di far leva su un processo fisico differente per iniettare lacune nel canale di poli-silicio, ovvero l'iniezione di portatori positivi attraverso un processo di tunneling banda-banda sviluppato agli estremi della stringa, sui selettori di source e drain[31][21].

Affidabilità

Una grande fetta della ricerca legata ai dispositivi NAND Flash si concentra, ad oggi, sullo studio dei processi legati all'affidabilità delle celle di memoria. In questo contesto si tende a suddividere l'argomento in due macrocategorie:

  • Affidabilità sui tempi brevi: che studia i processi colpevoli degli errori nelle operazioni di programmazione e cancellazione e nella lettura effettuata immediatamente dopo una delle appena citate operazioni.
  • Affidabilità su tempi lunghi: legata allo studio dei processi che portano al deterioramento ed alla corruzione dell'informazione immagazzinata nelle celle di memoria.

Qui di seguito sono riportati alcuni tra i principali problemi di affidabilità storicamente studiati nell'ambito delle memorie NAND Flash.

Rumore di programmazione

Schema del processo di iniezione di elettroni all'interno della floating-gate. In a) si mostra l'equivalente circuitale della cella come serie di due capacità mentre in b) è mostrato il profilo della banda di conduzione.

Il rumore di programmazione, indicato spesso come program noise (PN), è il fenomeno legato alle fluttuazioni intrinseche della risposta di una singola cella all'operazione di programmazione. Ciò che si osserva sperimentalmente è che, ripetendo più volte la stessa operazione di programmazione sulla stessa cella, la risposta del transistore è affetta da fluttuazioni stocastiche. In ultima analisi tali fluttuazioni originano dal fatto che il processo di iniezione di carica nella floating-gate è un processo stocastico, e quindi affetto da variabilità. Sperimentalmente è stato possibile verificare che le fluttuazioni della risposta di cella sono univocamente legate alle fluttuazioni nel numero di elettroni introdotto nella floating-gate, riuscendo persino a risolvere l'iniezione di un singolo elettrone[32].

I processi stocastici legati ai fenomeni di iniezione sono ampiamente studiati, in virtù di una fenomenologia abbastanza comune in vari ambiti della fisica (si pensi ad esempio alla rilevazione di fotoni attraverso foto-rivelatori[33] o ai processi di iniezione di carica legati al rumore shot[34]). Ciò che si osserva è che se le particelle possono essere iniettate solo per processi discreti (ovvero non è possibile iniettare una frazione di particella) e se vale l'ipotesi che ogni evento di iniezione è indipendente dai precedenti (non vi è cioè correlazione tra gli eventi), il processo stocastico segue la statistica di Poisson. Per le proprietà della appena citata statistica, la varianza associata alle fluttuazioni sarà proporzionale al valor medio del processo. Questo pone dei vincoli alla precisione con cui la soglia delle celle di memoria può essere programmata: adottando nell'algoritmo di ISPP un alto il numero di elettroni iniettato per passo di programmazione sarà alto e caratterizzato da forti fluttuazioni. Al contrario, riducendo il passo di programmazione anche le fluttuazioni statistiche tenderanno a diminuire. Questo fatto va considerato nel momento in cui vengono decise le caratteristiche dell'algoritmo di programmazione da adottare sul dispositivo di memoria: un passo di programmazione ampio garantisce velocità di programmazione alta ma distribuzioni di soglia intrinsecamente larghe e ancor più allargate dalle fluttuazioni dovute al program noise mentre un passo di programmazione piccolo permette una programmazione più precisa al costo di un rallentamento della stessa operazione.[18]

Va precisato però che il processo di iniezione per tunneling Fowler-Nordheim non rispetta completamente le ipotesi entro cui viene solitamente trattato il rumore di iniezione. Successivi eventi di iniezione mostrano, infatti, una correlazione: il processo di iniezione esimo vede una probabilità di tunneling ridotta a causa della riduzione di campo elettrico indotta dai precedenti eventi di iniezione. Questa correlazione, osservabile nel momento in cui il numero di elettroni iniettati risulta sufficientemente grande, fa sì che il processo di programmazione sia affetto da fluttuazioni che seguono una statistica sub-Poissoniana[35].

Schema del processo legato al rumore telegrafico causale in un transistore a floating-gate. In a) viene mostrato il profilo della banda di conduzione, sottolineando la presenza di una trappola interfacciale mentre b) mostra il tipico andamento della corrente in presenza di RTN.

Rumore telegrafico casuale

Il rumore telegrafico casuale, indicato come random telegraph noise (RTN), non è un fenomeno specifico che caratterizza l'affidabilità delle memorie NAND Flash, bensì è presente nella maggior parte dei dispositivi elettronici. Nel caso di transistori MOS l'origine del processo si deve alla presenza di difetti nella regione d'interfaccia canale/ossido o nel dielettrico di gate. Le dinamiche di cattura ed emissione di portatori, tipicamente elettroni, che avvengono durante il normale funzionamento del dispositivo portano a fluttuazioni locali dell'elettrostatica che si traducono in un rumore sulla corrente di uscita del transistore.[36][37]

Si consideri in questo senso l'effetto di una singola trappola. Polarizzando il transistore di modo da permettere il flusso di corrente attraverso il canale ci si aspetterebbe che questa fosse stabile nel tempo. Al contrario, la trappola ivi presente può dar luogo ad un segnale simile a quello di un telegrafo, ove la corrente oscilla tra due stati in maniera sostanzialmente randomica. I due stati sui quali la corrente oscilla, nel proseguo detti di "alta corrente" e di "bassa corrente", sono associabili alle due configurazioni elettrostatiche del transistore ottenibili a pari tensioni applicate ma con la trappola RTN piena, ovvero che ha catturato un elettrone, o vuota, ovvero nella condizione successiva all'emissione del portatore. Quando un elettrone viene catturato, ad esempio all'interfaccia canale/ossido, l'inversione del canale nelle immediate vicinanze della trappola viene ridotta e la resistenza del canale aumenta conseguentemente, portando ad una diminuzione della corrente. Al contrario, l'emissione del portatore da parte della trappola ripristina la normale configurazione elettrostatica, che si traduce quindi nel ripristino della normale conduttanza di canale ed in un aumento della corrente d'uscita.[38]

Le dinamiche di RTN possono risultare un problema dal punto di vista dell'affidabilità delle memorie NAND Flash poiché influenzano l'operazione di lettura della cella. In tal senso, considerato che la cella viene tipicamente operata in regime di sottosoglia e che l'effetto delle dinamiche di RTN può essere visto anche come un'oscillazione della tensione di soglia , è facile comprendere come l'operazione di lettura, che si basa sulla comparazione della corrente che scorre in canale con una di riferimento, possa venire fortemente influenzata dal rumore telegrafico casuale.[38] Dal punto di vista modellistico, il processo RTN può essere descritto come un processo telegrafico casuale.[39]

Benché la breve descrizione qui riportata faccia riferimento al caso di una singola trappola, è bene ricordare che più difetti possano combinarsi per dar luogo a dinamiche di RTN più complesse[40].

Interferenza di programmazione

L'operazione di programmazione di una cella selezionata all'interno della stringa può avere ripercussioni anche sulle celle adiacenti. Questo fenomeno, detto interferenza di programmazione, è presente in diverse tecnologie di memorie NAND Flash ed ha origine da diversi processi, ognuno strettamente legato alla tecnologia sotto indagine. Nelle memorie NAND Flash planari l'interferenza di programmazione origina dall'accoppiamento capacitivo che si sviluppa tra la cella programmata e le sue vicine. Ciò fa sì che non solo la cella selezionata aumenti la sua soglia durante l'operazione di programmazione, ma che anche le celle a lei adiacenti subiscano un aumento di soglia, tipicamente affetto da una certa variabilità[26].

Nelle memorie charge-trap 3D-NAND, invece, il fenomeno è invece legato all'intrappolamento spurio di carica nelle regioni di intercella. Durante la programmazione, infatti, le regioni d'intercella vengono invertite grazie ai campi di fringing prodotti dall'accensione delle celle adiacenti a quella selezionata e dalla tensione di programmazione della cella operante. Questo fa sì che parte della carica intrappolata non si localizzi perfettamente nella regione sottostante alla cella in programmazione e che venga invece intrappolata nelle regioni ove non vi è un diretto controllo elettrostatico. Il risultato è una variazione dell'elettrostatica della stringa. Ne consegue che i valori delle tensioni di soglia delle celle adiacenti alla cella appena programmata risultano più alte rispetto al valore di programmazione inizialmente verificato, come conseguenza dell'incremento di resistività delle regioni d'intercella.[41]

Nonostante il processo alla base dell'interferenza di programmazione sia diverso a seconda della tecnologia di memoria NAND Flash considerata, la fenomenologia osservata è spesso simile, il che porta a riconoscere con lo stesso nome processi di natura differente.

Disturbo di lettura, di pass e di programmazione

Durante il normale funzionamento del dispositivo di memoria, le celle sono soggette a disturbi di vario tipo. I più semplici da analizzare sono i disturbi di lettura e di pass. I due nomi fanno riferimento ad un simile processo fisico legato però a due operazioni diverse: il disturbo di lettura avviene quando la stringa di memoria viene letta, mentre il disturbo di pass quando questa viene programmata. In entrambi i casi, le celle di memoria portate a o a sono soggette ad un overdrive dell'ordine di qualche Volt. Benché questo non sia tipicamente sufficiente a promuovere lo sviluppo di campi elettrici sufficientemente alti da dar luogo a tunneling Fowler-Nordheim, è possibile che una seppur debole corrente di tunneling, in questo caso diretto, fluisca verso le loro floating-gate. Ne risulta che le celle subiscono una leggera programmazione, spesso indicata come soft-programming. Il disturbo di programmazione si sviluppa invece sulle celle posizionate sulla stessa wordline della cella in programmazione che però sono state inibite. Se l'operazione di inibizione non è perfetta, è possibile che una differenza di potenziale permanga tra la control-gate ed il canale della cella inibita. Ciò fa si che questa subisca un soft-programming.[26]

Perdita di carica

Il livello di programmazione di una cella di memoria non rimane indefinitamente stabile nel tempo, ma è soggetto ad una deriva verso livelli di soglia più passa mutuata da fenomeni di perdita di carica. Tali fenomeni si possono manifestare come risultato congiunto di un insieme di processi fisici e vengono ricompresi nello studio dei processi di ritenzione di una cella di memoria.[42]

Un primo è strettamente legato alla presenza di trappole e difetti nell'ossido di tunnel. Nella fattispecie, è possibile che durante l'operazione di programmazione una frazione di carica venga intrappolata in regioni difettive del dielettrico che compone lo stack di gate. Tali regioni possono essere native del processo di deposizione o possono essere il risultato del deterioramento dell'ossido soggetto a ripetute operazioni di programmazione/cancellazione. La carica qui intrappolata può essere perso attraverso diversi processi, tra i quali tunneling, emissione termoionica, emissione Poole-Frenkel. Un secondo processo descrive invece la perdita di carica direttamente dalla floating-gate. E' possibile infatti che la carica qui immagazzinata possa essere perduta attraverso due processi principali: tunneling diretto verso il canale/control-gate promosso dal campo elettrico lungo la cella in stato di ritenzione o tunneling assistito da difetti. Il secondo processo è tanto più importante quanto è alta la densità di difetti nell'ossido, e tende a peggiorare all'aumenta della dose di cicli di programmazione/cancellazione a cui il dispositivo è stato sottoposto.[42]

Le memorie CT 3D-NAND mostrano una fenomenologia di ritenzione più complessa rispetto alla controparte planare con cella floating-gate.[43] Il materiale ad intrappolamento di carica utilizzato come struttura di storage può dar luogo a perdita di carica in direzione del canale o della control-gate attraverso processi di trap-to-band tunneling e, data la sua natura priva di interruzioni lungo tutta la stringa di memoria, è possibile che la carica immagazzinata nella regione sottostante una cella migri lateralmente verso le celle adiacenti a causa dei gradienti di carica e dei campi elettrici presenti. Quest'ultimo fenomeno prende il nome di migrazione laterale (lateral migration)[44][45].

Note

  1. ^ a b (EN) Don Hall, What is Flash? NAND vs NOR, su Enterprise Storage Forum, 5 giugno 2023. URL consultato il 4 luglio 2023.
  2. ^ (EN) Jody Dascalu, The rise of 3D NAND flash memory, su electronics360.globalspec.com. URL consultato il 6 luglio 2023.
  3. ^ a b Fujio Masuoka e Hisakazu Iizuka, Semiconductor memory device and method for manufacturing the same, US4531203A, 23 luglio 1985. URL consultato il 5 luglio 2023.
  4. ^ a b c (EN) Technology Development History | KIOXIA - Japan (English), su キオクシア株式会社. URL consultato il 6 luglio 2023.
  5. ^ (EN) 5 NAND flash manufacturers balance performance, reliability | TechTarget, su Storage. URL consultato il 6 luglio 2023.
  6. ^ (EN) Hard Disk Drive (HDD) vs. Solid State Drive (SSD): What’s the Difference?, su www.ibm.com, 2 febbraio 2022. URL consultato il 6 luglio 2023.
  7. ^ Micron, ecco la 3D NAND a 176 layer: maggiore capacità e prestazioni migliori per gli SSD, su Hardware Upgrade. URL consultato il 6 luglio 2023.
  8. ^ (EN) First to Market, Second to None: The World’s First 232-Layer NAND, su www.micron.com. URL consultato il 6 luglio 2023.
  9. ^ Le memorie NAND Flash, facciamo il punto ..., su Nexthardware. URL consultato il 5 luglio 2023.
  10. ^ (EN) Understanding Flash: Floating Gates and Wear, su flashdba, 9 gennaio 2015. URL consultato il 5 luglio 2023.
  11. ^ (EN) Floating Gate Devices: Operation and Compact Modeling, in SpringerLink, 2004, pp. 7-9, DOI:10.1007/b105299. URL consultato il 6 luglio 2023.
  12. ^ (EN) Steve Larrivee, Solid State Drive Primer # 3 - NAND Architecture - Strings and Arrays, su Cactus Technologies, 16 marzo 2015. URL consultato il 6 luglio 2023.
  13. ^ (EN) Luo, Yixin, Architectural Techniques for Improving NAND Flash Memory Reliability, in arXiv.org, 12 agosto 2018, p. 14. URL consultato il 5 luglio 2023.
  14. ^ (EN) Bad Block Management in NAND flash: This is how it works! - Swissbit, su www.swissbit.com, 19 luglio 2021. URL consultato il 6 luglio 2023.
  15. ^ a b (EN) R. Micheloni, G. Campardo e P. Olivo, 2, in Memories in Wireless Systems, collana Signals and Communication Technology, Springer Berlin Heidelberg, 2008, DOI:10.1007/978-3-540-79078-5, ISBN 978-3-540-79077-8. URL consultato il 6 luglio 2023.
  16. ^ (EN) Andrew Walker, The Invention of Tunneling-Based Flash Memory, su 3D InCites, 22 febbraio 2018. URL consultato il 5 luglio 2023.
  17. ^ C. Monzio Compagnoni, A. S. Spinelli e R. Gusmeroli, First evidence for injection statistics accuracy limitations in NAND Flash constant-current Fowler-Nordheim programming, in 2007 IEEE International Electron Devices Meeting, 2007-12, pp. 165–168, DOI:10.1109/IEDM.2007.4418892. URL consultato il 5 luglio 2023.
  18. ^ a b c (EN) Jong Kyung Park e Sarah Eunkyung Kim, A Review of Cell Operation Algorithm for 3D NAND Flash Memory, in Applied Sciences, vol. 12, n. 21, 2022-01, pp. 10697, DOI:10.3390/app122110697. URL consultato il 6 luglio 2023.
  19. ^ (EN) Davide Bertozzi, Stefano Di Carlo e Salvatore Galfano, Performance and Reliability Analysis of Cross-Layer Optimizations of NAND Flash Controllers, in ACM Transactions on Embedded Computing Systems, vol. 14, n. 1, 21 gennaio 2015, pp. 1–24, DOI:10.1145/2629562. URL consultato il 5 luglio 2023.
  20. ^ Carmine Miccoli, Christian Monzio Compagnoni e Alessandro S. Spinelli, Investigation of the programming accuracy of a double-verify ISPP algorithm for nanoscale NAND Flash memories, in 2011 International Reliability Physics Symposium, 2011-04, pp. MY.5.1–MY.5.6, DOI:10.1109/IRPS.2011.5784588. URL consultato il 5 luglio 2023.
  21. ^ a b (EN) Gerardo Malavena, Modeling of GIDL–Assisted Erase in 3–D NAND Flash Memory Arrays and Its Employment in NOR Flash–Based Spiking Neural Networks, collana SpringerBriefs in Applied Sciences and Technology, Springer International Publishing, 2022, pp. 43–53, DOI:10.1007/978-3-030-85918-3_4, ISBN 978-3-030-85918-3. URL consultato il 6 luglio 2023.
  22. ^ a b c d (EN) Difference between SLC, MLC, TLC and 3D NAND in USB flash drives, SSDs and memory cards, su Kingston Technology Company. URL consultato il 4 luglio 2023.
  23. ^ (EN) Device technology/Study of 6bit/cell Cryogenic Operation of 3D Flash Memory | KIOXIA - Japan (English), su キオクシア株式会社. URL consultato il 4 luglio 2023.
  24. ^ a b Kioxia sperimenta le 3D NAND del futuro con 6 e 7 bit per cella (per ora a temperature criogeniche), su Hardware Upgrade. URL consultato il 4 luglio 2023.
  25. ^ (EN) Device technology/7-bit per Cell Demonstration of 3D Flash Memory by Combination of Single-crystal Channel and Cryogenic Operation | KIOXIA - Japan (English), su キオクシア株式会社. URL consultato il 4 luglio 2023.
  26. ^ a b c d e f g h i Christian Monzio Compagnoni, Akira Goda e Alessandro S. Spinelli, Reviewing the Evolution of the NAND Flash Technology, in Proceedings of the IEEE, vol. 105, n. 9, 2017-09, pp. 1609–1633, DOI:10.1109/JPROC.2017.2665781. URL consultato il 5 luglio 2023.
  27. ^ a b (EN) Andrea Silvagni, 3D NAND Flash Based on Planar Cells, in Computers, vol. 6, n. 4, 2017-12, pp. 28, DOI:10.3390/computers6040028. URL consultato il 6 luglio 2023.
  28. ^ (EN) The Invention of Charge Trap Memory – John Szedon – The Memory Guy Blog, su thememoryguy.com, 22 ottobre 2020. URL consultato il 6 luglio 2023.
  29. ^ (EN) Aurelio Mannara, Gerardo Malavena e Alessandro Sottocornola Spinelli, A comparison of modeling approaches for current transport in polysilicon-channel nanowire and macaroni GAA MOSFETs, in Journal of Computational Electronics, vol. 20, n. 1, 1º febbraio 2021, pp. 537–544, DOI:10.1007/s10825-020-01598-z. URL consultato il 6 luglio 2023.
  30. ^ (EN) Jun-Kyo Jeong, Jae-Young Sung e Woon-San Ko, Physical and Electrical Analysis of Poly-Si Channel Effect on SONOS Flash Memory, in Micromachines, vol. 12, n. 11, 15 novembre 2021, pp. 1401, DOI:10.3390/mi12111401. URL consultato il 6 luglio 2023.
  31. ^ Yohan Kim e Soyoung Kim, A Process-Aware Compact Model for GIDL-Assisted Erase Optimization of 3-D V-NAND Flash Memory, in IEEE Transactions on Electron Devices, vol. 70, n. 4, 2023-04, pp. 1664–1670, DOI:10.1109/TED.2023.3246024. URL consultato il 6 luglio 2023.
  32. ^ Christian Monzio Compagnoni, Giovanni M. Paolucci e Carmine Miccoli, First Detection of Single-Electron Charging of the Floating Gate of NAND Flash Memory Cells, in IEEE Electron Device Letters, vol. 36, n. 2, 2015-02, pp. 132–134, DOI:10.1109/LED.2014.2377774. URL consultato il 5 luglio 2023.
  33. ^ (EN) Photon Counting & Statistics, su PhysicsOpenLab. URL consultato il 5 luglio 2023.
  34. ^ (EN) Shot Noise and Electron Charge, su PhysicsOpenLab. URL consultato il 5 luglio 2023.
  35. ^ Christian Monzio Compagnoni, Riccardo Gusmeroli e Alessandro S. Spinelli, Analytical Model for the Electron-Injection Statistics During Programming of Nanoscale nand Flash Memories, in IEEE Transactions on Electron Devices, vol. 55, n. 11, 2008-11, pp. 3192–3199, DOI:10.1109/TED.2008.2003332. URL consultato il 5 luglio 2023.
  36. ^ Francesco Maria Puglisi, Paolo Pavan e Luca Vandelli, A microscopic physical description of RTN current fluctuations in HfOx RRAM, IEEE, 2015-04, pp. 5B.5.1–5B.5.6, DOI:10.1109/IRPS.2015.7112746. URL consultato il 6 luglio 2023.
  37. ^ Random telegraph noise on the threshold voltage of multi-level flash memory, su cpb.iphy.ac.cn. URL consultato il 6 luglio 2023.
  38. ^ a b (EN) Alessandro S. Spinelli, Gerardo Malavena e Andrea L. Lacaita, Random Telegraph Noise in 3D NAND Flash Memories, in Micromachines, vol. 12, n. 6, 2021-06, pp. 703, DOI:10.3390/mi12060703. URL consultato il 6 luglio 2023.
  39. ^ Christian Monzio Compagnoni, Riccardo Gusmeroli e Alessandro S. Spinelli, Statistical Model for Random Telegraph Noise in Flash Memories, in IEEE Transactions on Electron Devices, vol. 55, n. 1, 2008-01, pp. 388–395, DOI:10.1109/TED.2007.910605. URL consultato il 6 luglio 2023.
  40. ^ Toshiki Obara, Akinobu Teramoto e Akihiro Yonezawa, Analyzing correlation between multiple traps in RTN characteristics, IEEE, 2014-06, pp. 4A.6.1–4A.6.7, DOI:10.1109/IRPS.2014.6860644. URL consultato il 6 luglio 2023.
  41. ^ (EN) Jianquan Jia, Lei Jin e Xinlei Jia, A Novel Program Scheme for Z-Interference Improvement in 3D NAND Flash Memory, in Micromachines, vol. 14, n. 4, 2023-04, pp. 896, DOI:10.3390/mi14040896. URL consultato il 5 luglio 2023.
  42. ^ a b (EN) A. Grossi, C. Zambelli e P. Olivo, Reliability of 3D NAND Flash Memories, a cura di Rino Micheloni, Springer Netherlands, 2016, pp. 31-32, DOI:10.1007/978-94-017-7512-0_2. URL consultato il 5 luglio 2023.
  43. ^ Zhiyuan Lun, Shuhuan Liu e Yuan He, Investigation of retention behavior for 3D charge trapping NAND flash memory by 2D self-consistent simulation, IEEE, 2014-09, pp. 141–144, DOI:10.1109/SISPAD.2014.6931583. URL consultato il 5 luglio 2023.
  44. ^ Jaeyeol Park e Hyungcheol Shin, Modeling of Lateral Migration Mechanism of Holes in 3D NAND Flash Memory Charge Trap Layer during Retention Operation, in 2019 Silicon Nanoelectronics Workshop (SNW), 2019-06, pp. 1–2, DOI:10.23919/SNW.2019.8782975. URL consultato il 5 luglio 2023.
  45. ^ Changbeom Woo, Shinkeun Kim e Jaeyeol Park, Modeling of Lateral Migration Mechanism During the Retention Operation in 3D NAND Flash Memories, IEEE, 2019-03, pp. 261–263, DOI:10.1109/EDTM.2019.8731083. URL consultato il 5 luglio 2023.

Voci correlate

Altri progetti